| .. |
|
greybox_tmp
|
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
|
2024-03-12 16:30:45 +03:00 |
|
incremental_db
|
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе.
|
2024-03-12 17:54:31 +03:00 |
|
output_files
|
В описании предыдущего коммита ошибка: память определялась как синхронная.
|
2024-03-14 11:27:47 +03:00 |
|
simulation/modelsim
|
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе.
|
2024-03-12 17:54:31 +03:00 |
|
AlteraPLL_inst.vhd
|
400МГц
|
2024-04-04 18:01:15 +03:00 |
|
AlteraPLL.bsf
|
400МГц
|
2024-04-04 18:01:15 +03:00 |
|
AlteraPLL.cmp
|
400МГц
|
2024-04-04 18:01:15 +03:00 |
|
AlteraPLL.ppf
|
400МГц
|
2024-04-04 18:01:15 +03:00 |
|
AlteraPLL.qip
|
400МГц
|
2024-04-04 18:01:15 +03:00 |
|
AlteraPLL.vhd
|
400МГц
|
2024-04-04 18:01:15 +03:00 |
|
DigitalFilter.bsf
|
Заменили все DigitalFilterXXX на один расширяемый с помощью параметров модуль
|
2024-03-26 11:50:50 +03:00 |
|
DigitalFilter.vhd
|
Заменили все DigitalFilterXXX на один расширяемый с помощью параметров модуль
|
2024-03-26 11:50:50 +03:00 |
|
DigitalFilterBlock6.bdf
|
Добавил в проект модуль ШИМ (регистры согласно описанию в адресном пространстве). Подключил модуль к портам вводы/вывода, кроме внешнего error. Его пока завел на константу. В каждый цифровой фильтр добавил библиотечный элемент D-тригера (dff), тем самым сместив вправо еще на один такт все сигналы. Такую прошивку надо еще раз тестировать.
|
2024-04-01 18:52:02 +03:00 |
|
DigitalFilterBlock6.bsf
|
Добавил в проект модуль ШИМ (регистры согласно описанию в адресном пространстве). Подключил модуль к портам вводы/вывода, кроме внешнего error. Его пока завел на константу. В каждый цифровой фильтр добавил библиотечный элемент D-тригера (dff), тем самым сместив вправо еще на один такт все сигналы. Такую прошивку надо еще раз тестировать.
|
2024-04-01 18:52:02 +03:00 |
|
DigitalFilterBlock.bdf
|
Добавил в проект модуль ШИМ (регистры согласно описанию в адресном пространстве). Подключил модуль к портам вводы/вывода, кроме внешнего error. Его пока завел на константу. В каждый цифровой фильтр добавил библиотечный элемент D-тригера (dff), тем самым сместив вправо еще на один такт все сигналы. Такую прошивку надо еще раз тестировать.
|
2024-04-01 18:52:02 +03:00 |
|
DigitalFilterBlock.bsf
|
Изменили работу конечного автомата в памяти RAM9X8.
|
2024-03-19 10:39:11 +03:00 |
|
DigitalFilterBlockSingle.bdf
|
Добавил в проект модуль ШИМ (регистры согласно описанию в адресном пространстве). Подключил модуль к портам вводы/вывода, кроме внешнего error. Его пока завел на константу. В каждый цифровой фильтр добавил библиотечный элемент D-тригера (dff), тем самым сместив вправо еще на один такт все сигналы. Такую прошивку надо еще раз тестировать.
|
2024-04-01 18:52:02 +03:00 |
|
DigitalFilterBlockSingle.bsf
|
Добавил в проект модуль ШИМ (регистры согласно описанию в адресном пространстве). Подключил модуль к портам вводы/вывода, кроме внешнего error. Его пока завел на константу. В каждый цифровой фильтр добавил библиотечный элемент D-тригера (dff), тем самым сместив вправо еще на один такт все сигналы. Такую прошивку надо еще раз тестировать.
|
2024-04-01 18:52:02 +03:00 |
|
DigitalInversion.bsf
|
Исправили в соответствии с описанием адресного пространства блок ParallelBusMaster в части счетчика ошибок. Убрали из проекта библиотечные элементы фильтров, оставили один. Добавили синхронный блок инверсии сигналов для работы SerialBus. Настроили буферы на 96 ногой шине в соотвтествии с режимом работы NOT LOAD. Чтобы исправить назначение ног, предназначенных по умолчанию только для конфигурации, необходимо было в Assigments > Device > Device & Pin options > Dual Purpose Pins > двойным кликом на интересующих пинах выбрать regular I/O.
|
2024-03-28 15:54:34 +03:00 |
|
DigitalInversion.vhd
|
Исправили в соответствии с описанием адресного пространства блок ParallelBusMaster в части счетчика ошибок. Убрали из проекта библиотечные элементы фильтров, оставили один. Добавили синхронный блок инверсии сигналов для работы SerialBus. Настроили буферы на 96 ногой шине в соотвтествии с режимом работы NOT LOAD. Чтобы исправить назначение ног, предназначенных по умолчанию только для конфигурации, необходимо было в Assigments > Device > Device & Pin options > Dual Purpose Pins > двойным кликом на интересующих пинах выбрать regular I/O.
|
2024-03-28 15:54:34 +03:00 |
|
LedBlink.bsf
|
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
|
2024-03-12 16:30:45 +03:00 |
|
LedBlink.vhd
|
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
|
2024-03-12 16:30:45 +03:00 |
|
MainController.bdf
|
Три блока на шине: PWM, LedController и TEST. В TEST можно прочитать линию Er0_in, а так же управлять светодиодами FPGA_LEDS с пятого по второй. Первый сетодиод остался как индикатор работы ПЛИС.
|
2024-04-09 17:11:52 +03:00 |
|
MainController.qpf
|
Начали проект переноса ПО под Альтеру. В проект MainController добавлен блок умножителя частоты и блок памяти на 255 ячеек по 16 бит данных. В память можно записать значение в ячейки и прочитать их оттуда. Преднастроек или каких либо зарезервированных ячеек пока нет. В отличие от проекта для Spartan2 здесь не будет ServiceDataDispatch. Вместо него данные из MCU будут сразу же грузиться в логические блоки (PWM, HWP и другие).
|
2024-03-04 17:16:43 +03:00 |
|
MainController.qsf
|
Три блока на шине: PWM, LedController и TEST. В TEST можно прочитать линию Er0_in, а так же управлять светодиодами FPGA_LEDS с пятого по второй. Первый сетодиод остался как индикатор работы ПЛИС.
|
2024-04-09 17:11:52 +03:00 |
|
output_file.rbf
|
Три блока на шине: PWM, LedController и TEST. В TEST можно прочитать линию Er0_in, а так же управлять светодиодами FPGA_LEDS с пятого по второй. Первый сетодиод остался как индикатор работы ПЛИС.
|
2024-04-09 17:11:52 +03:00 |
|
RAM9X8_HWPBusMaster.bsf
|
Изменили все LOWER и UPPER адреса в словах так как контроллер передает сначала младший байт потом старший.
|
2024-04-08 12:29:11 +03:00 |
|
RAM9X8_HWPBusMaster.vhd
|
Изменили все LOWER и UPPER адреса в словах так как контроллер передает сначала младший байт потом старший.
|
2024-04-08 12:29:11 +03:00 |
|
RAM9X8_LedController.bsf
|
Изменили все LOWER и UPPER адреса в словах так как контроллер передает сначала младший байт потом старший.
|
2024-04-08 12:29:11 +03:00 |
|
RAM9X8_LedController.vhd
|
Изменили все LOWER и UPPER адреса в словах так как контроллер передает сначала младший байт потом старший.
|
2024-04-08 12:29:11 +03:00 |
|
RAM9X8_Loader.bsf
|
Изменили все LOWER и UPPER адреса в словах так как контроллер передает сначала младший байт потом старший.
|
2024-04-08 12:29:11 +03:00 |
|
RAM9X8_Loader.vhd
|
Изменили все LOWER и UPPER адреса в словах так как контроллер передает сначала младший байт потом старший.
|
2024-04-08 12:29:11 +03:00 |
|
RAM9X8_OpticalBusMaster.bsf
|
Изменили все LOWER и UPPER адреса в словах так как контроллер передает сначала младший байт потом старший.
|
2024-04-08 12:29:11 +03:00 |
|
RAM9X8_OpticalBusMaster.vhd
|
Изменили все LOWER и UPPER адреса в словах так как контроллер передает сначала младший байт потом старший.
|
2024-04-08 12:29:11 +03:00 |
|
RAM9X8_ParallelBusMaster.bsf
|
Изменили все LOWER и UPPER адреса в словах так как контроллер передает сначала младший байт потом старший.
|
2024-04-08 12:29:11 +03:00 |
|
RAM9X8_ParallelBusMaster.vhd
|
Изменили все LOWER и UPPER адреса в словах так как контроллер передает сначала младший байт потом старший.
|
2024-04-08 12:29:11 +03:00 |
|
RAM9X8_PWM.bsf
|
Изменили все LOWER и UPPER адреса в словах так как контроллер передает сначала младший байт потом старший.
|
2024-04-08 12:29:11 +03:00 |
|
RAM9X8_PWM.vhd
|
Изменили все LOWER и UPPER адреса в словах так как контроллер передает сначала младший байт потом старший.
|
2024-04-08 12:29:11 +03:00 |
|
RAM9X8_SerialBusMaster.bsf
|
Изменили все LOWER и UPPER адреса в словах так как контроллер передает сначала младший байт потом старший.
|
2024-04-08 12:29:11 +03:00 |
|
RAM9X8_SerialBusMaster.vhd
|
Изменили все LOWER и UPPER адреса в словах так как контроллер передает сначала младший байт потом старший.
|
2024-04-08 12:29:11 +03:00 |
|
RAM9X8_TEST.bsf
|
Три блока на шине: PWM, LedController и TEST. В TEST можно прочитать линию Er0_in, а так же управлять светодиодами FPGA_LEDS с пятого по второй. Первый сетодиод остался как индикатор работы ПЛИС.
|
2024-04-09 17:11:52 +03:00 |
|
RAM9X8_TEST.vhd
|
Три блока на шине: PWM, LedController и TEST. В TEST можно прочитать линию Er0_in, а так же управлять светодиодами FPGA_LEDS с пятого по второй. Первый сетодиод остался как индикатор работы ПЛИС.
|
2024-04-09 17:11:52 +03:00 |
|
RAM9X8.bsf
|
Убрали конечный автомат из работы RAM9X8, шина заработала с синхроклоком 100МГц.
|
2024-03-19 11:40:31 +03:00 |
|
RAM9X8.vhd
|
Ввели фазовый сдвиг на 4 такта для сигнала WE, так как в режиме записи не успевали выставляться данные на шину данных и ПЛИС зачитывала нули по всем битам. Это помогло стабилизировать запись. Чтение работает хорошо. Полный цикл записи или чтения бвух байт равен примерно 200нс.
|
2024-03-19 18:39:41 +03:00 |
|
RAM.bsf
|
Заменил RAM9X8 на расширяемый с помощью параметров RAM.
|
2024-03-26 10:23:20 +03:00 |
|
RAM.vhd
|
Для конвертирования используем библиотеки use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all. Добавили ParallelBusMaster на схему. Изменили условия чтения и записи в блоках с адресным пространством. При 200МГц синхросигнале скорость передачи двух байт (за два такта) уменьшилась до 110 нс.
|
2024-03-28 13:47:49 +03:00 |
