| .. |
|
greybox_tmp
|
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
|
2024-03-12 16:30:45 +03:00 |
|
incremental_db
|
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе.
|
2024-03-12 17:54:31 +03:00 |
|
output_files
|
В описании предыдущего коммита ошибка: память определялась как синхронная.
|
2024-03-14 11:27:47 +03:00 |
|
simulation/modelsim
|
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе.
|
2024-03-12 17:54:31 +03:00 |
|
AlteraPLL.bsf
|
Начали проект переноса ПО под Альтеру. В проект MainController добавлен блок умножителя частоты и блок памяти на 255 ячеек по 16 бит данных. В память можно записать значение в ячейки и прочитать их оттуда. Преднастроек или каких либо зарезервированных ячеек пока нет. В отличие от проекта для Spartan2 здесь не будет ServiceDataDispatch. Вместо него данные из MCU будут сразу же грузиться в логические блоки (PWM, HWP и другие).
|
2024-03-04 17:16:43 +03:00 |
|
AlteraPLL.cmp
|
Начали проект переноса ПО под Альтеру. В проект MainController добавлен блок умножителя частоты и блок памяти на 255 ячеек по 16 бит данных. В память можно записать значение в ячейки и прочитать их оттуда. Преднастроек или каких либо зарезервированных ячеек пока нет. В отличие от проекта для Spartan2 здесь не будет ServiceDataDispatch. Вместо него данные из MCU будут сразу же грузиться в логические блоки (PWM, HWP и другие).
|
2024-03-04 17:16:43 +03:00 |
|
AlteraPLL.ppf
|
Начали проект переноса ПО под Альтеру. В проект MainController добавлен блок умножителя частоты и блок памяти на 255 ячеек по 16 бит данных. В память можно записать значение в ячейки и прочитать их оттуда. Преднастроек или каких либо зарезервированных ячеек пока нет. В отличие от проекта для Spartan2 здесь не будет ServiceDataDispatch. Вместо него данные из MCU будут сразу же грузиться в логические блоки (PWM, HWP и другие).
|
2024-03-04 17:16:43 +03:00 |
|
AlteraPLL.qip
|
Начали проект переноса ПО под Альтеру. В проект MainController добавлен блок умножителя частоты и блок памяти на 255 ячеек по 16 бит данных. В память можно записать значение в ячейки и прочитать их оттуда. Преднастроек или каких либо зарезервированных ячеек пока нет. В отличие от проекта для Spartan2 здесь не будет ServiceDataDispatch. Вместо него данные из MCU будут сразу же грузиться в логические блоки (PWM, HWP и другие).
|
2024-03-04 17:16:43 +03:00 |
|
AlteraPLL.vhd
|
Начали проект переноса ПО под Альтеру. В проект MainController добавлен блок умножителя частоты и блок памяти на 255 ячеек по 16 бит данных. В память можно записать значение в ячейки и прочитать их оттуда. Преднастроек или каких либо зарезервированных ячеек пока нет. В отличие от проекта для Spartan2 здесь не будет ServiceDataDispatch. Вместо него данные из MCU будут сразу же грузиться в логические блоки (PWM, HWP и другие).
|
2024-03-04 17:16:43 +03:00 |
|
DigitalFilter2.bsf
|
Зафильтровали, используя фазовый сдвиг на один такт, сигналы OE, CE, WE. Перед этим еще дальше сдвинули чтение адреса и проверку OE после спада CE (до 120 нс). Сейчас шина работает стабильно. Так же в этой редакции заработали выходы блока PLL (100МГц и 200МГц).
|
2024-03-15 16:35:16 +03:00 |
|
DigitalFilter2.vhd
|
Зафильтровали, используя фазовый сдвиг на один такт, сигналы OE, CE, WE. Перед этим еще дальше сдвинули чтение адреса и проверку OE после спада CE (до 120 нс). Сейчас шина работает стабильно. Так же в этой редакции заработали выходы блока PLL (100МГц и 200МГц).
|
2024-03-15 16:35:16 +03:00 |
|
DigitalFilter3.bsf
|
Ввели фазовый сдвиг на 4 такта для сигнала WE, так как в режиме записи не успевали выставляться данные на шину данных и ПЛИС зачитывала нули по всем битам. Это помогло стабилизировать запись. Чтение работает хорошо. Полный цикл записи или чтения бвух байт равен примерно 200нс.
|
2024-03-19 18:39:41 +03:00 |
|
DigitalFilter3.vhd
|
Ввели фазовый сдвиг на 4 такта для сигнала WE, так как в режиме записи не успевали выставляться данные на шину данных и ПЛИС зачитывала нули по всем битам. Это помогло стабилизировать запись. Чтение работает хорошо. Полный цикл записи или чтения бвух байт равен примерно 200нс.
|
2024-03-19 18:39:41 +03:00 |
|
DigitalFilter8.bsf
|
В работе модуля RAM9X8 сдвинули на один такт после спада CE проверку адреса.
|
2024-03-15 13:18:52 +03:00 |
|
DigitalFilter8.vhd
|
В работе модуля RAM9X8 сдвинули на один такт после спада CE проверку адреса.
|
2024-03-15 13:18:52 +03:00 |
|
DigitalFilter16.bsf
|
В работе модуля RAM9X8 сдвинули на один такт после спада CE проверку адреса.
|
2024-03-15 13:18:52 +03:00 |
|
DigitalFilter16.vhd
|
В работе модуля RAM9X8 сдвинули на один такт после спада CE проверку адреса.
|
2024-03-15 13:18:52 +03:00 |
|
DigitalFilter.bsf
|
Заменили все DigitalFilterXXX на один расширяемый с помощью параметров модуль
|
2024-03-26 11:50:50 +03:00 |
|
DigitalFilter.vhd
|
Заменили все DigitalFilterXXX на один расширяемый с помощью параметров модуль
|
2024-03-26 11:50:50 +03:00 |
|
DigitalFilterBlock.bdf
|
Заменили все DigitalFilterXXX на один расширяемый с помощью параметров модуль
|
2024-03-26 11:50:50 +03:00 |
|
DigitalFilterBlock.bsf
|
Изменили работу конечного автомата в памяти RAM9X8.
|
2024-03-19 10:39:11 +03:00 |
|
LedBlink.bsf
|
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
|
2024-03-12 16:30:45 +03:00 |
|
LedBlink.vhd
|
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
|
2024-03-12 16:30:45 +03:00 |
|
MainController.bdf
|
Для конвертирования используем библиотеки use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all. Добавили ParallelBusMaster на схему. Изменили условия чтения и записи в блоках с адресным пространством. При 200МГц синхросигнале скорость передачи двух байт (за два такта) уменьшилась до 110 нс.
|
2024-03-28 13:47:49 +03:00 |
|
MainController.qpf
|
Начали проект переноса ПО под Альтеру. В проект MainController добавлен блок умножителя частоты и блок памяти на 255 ячеек по 16 бит данных. В память можно записать значение в ячейки и прочитать их оттуда. Преднастроек или каких либо зарезервированных ячеек пока нет. В отличие от проекта для Spartan2 здесь не будет ServiceDataDispatch. Вместо него данные из MCU будут сразу же грузиться в логические блоки (PWM, HWP и другие).
|
2024-03-04 17:16:43 +03:00 |
|
MainController.qsf
|
Для конвертирования используем библиотеки use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all. Добавили ParallelBusMaster на схему. Изменили условия чтения и записи в блоках с адресным пространством. При 200МГц синхросигнале скорость передачи двух байт (за два такта) уменьшилась до 110 нс.
|
2024-03-28 13:47:49 +03:00 |
|
output_file.rbf
|
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
|
2024-03-12 16:30:45 +03:00 |
|
RAM9X8_ParallelBusMaster.bsf
|
Для конвертирования используем библиотеки use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all. Добавили ParallelBusMaster на схему. Изменили условия чтения и записи в блоках с адресным пространством. При 200МГц синхросигнале скорость передачи двух байт (за два такта) уменьшилась до 110 нс.
|
2024-03-28 13:47:49 +03:00 |
|
RAM9X8_ParallelBusMaster.vhd
|
Для конвертирования используем библиотеки use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all. Добавили ParallelBusMaster на схему. Изменили условия чтения и записи в блоках с адресным пространством. При 200МГц синхросигнале скорость передачи двух байт (за два такта) уменьшилась до 110 нс.
|
2024-03-28 13:47:49 +03:00 |
|
RAM9X8_SerialBusMaster.bsf
|
Добавил блок SerialBusMaster. Описание адресного пространства https://docs.google.com/spreadsheets/d/1YiDgJD9m-7imFdXdC5MSfWhiwEYSqdSyA5iGffnVPWk/edit#gid=159505595.
|
2024-03-26 14:29:23 +03:00 |
|
RAM9X8_SerialBusMaster.vhd
|
Для конвертирования используем библиотеки use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all. Добавили ParallelBusMaster на схему. Изменили условия чтения и записи в блоках с адресным пространством. При 200МГц синхросигнале скорость передачи двух байт (за два такта) уменьшилась до 110 нс.
|
2024-03-28 13:47:49 +03:00 |
|
RAM9X8.bsf
|
Убрали конечный автомат из работы RAM9X8, шина заработала с синхроклоком 100МГц.
|
2024-03-19 11:40:31 +03:00 |
|
RAM9X8.vhd
|
Ввели фазовый сдвиг на 4 такта для сигнала WE, так как в режиме записи не успевали выставляться данные на шину данных и ПЛИС зачитывала нули по всем битам. Это помогло стабилизировать запись. Чтение работает хорошо. Полный цикл записи или чтения бвух байт равен примерно 200нс.
|
2024-03-19 18:39:41 +03:00 |
|
RAM.bsf
|
Заменил RAM9X8 на расширяемый с помощью параметров RAM.
|
2024-03-26 10:23:20 +03:00 |
|
RAM.vhd
|
Для конвертирования используем библиотеки use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all. Добавили ParallelBusMaster на схему. Изменили условия чтения и записи в блоках с адресным пространством. При 200МГц синхросигнале скорость передачи двух байт (за два такта) уменьшилась до 110 нс.
|
2024-03-28 13:47:49 +03:00 |
