sokolovstanislav
beef10a15b
Увеличили размерность памяти 8х32. Со стороны контроллера ввели ножки nBL. Это выбор байта (от 0 до 3) в ячейки памяти. Добавили описание блока памяти. После синтеза, который стал занимать намного больше времени, блок памяти перестал определятся как синхронная память. Данные по загрузке ПЛИС: Total logic elements 10,706 / 24,624 ( 43 % ) Total combinational functions 6,603 / 24,624 ( 27 % ) Dedicated logic registers 8,249 / 24,624 ( 33 % ) Total registers 8249 Total pins 25 / 149 ( 17 % ) Total PLLs 1 / 4 ( 25 % )
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227 KiB
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TimeQuest Timing Analyzer report for MainController
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Thu Mar 14 11:15:44 2024
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Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
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2. TimeQuest Timing Analyzer Summary
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3. Parallel Compilation
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4. Clocks
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5. Slow 1200mV 85C Model Fmax Summary
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6. Timing Closure Recommendations
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7. Slow 1200mV 85C Model Setup Summary
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8. Slow 1200mV 85C Model Hold Summary
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9. Slow 1200mV 85C Model Recovery Summary
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10. Slow 1200mV 85C Model Removal Summary
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11. Slow 1200mV 85C Model Minimum Pulse Width Summary
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12. Slow 1200mV 85C Model Setup: 'FPGA_CLK'
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13. Slow 1200mV 85C Model Hold: 'FPGA_CLK'
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14. Slow 1200mV 85C Model Minimum Pulse Width: 'FPGA_CLK'
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15. Setup Times
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16. Hold Times
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17. Clock to Output Times
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18. Minimum Clock to Output Times
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19. Output Enable Times
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20. Minimum Output Enable Times
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21. Output Disable Times
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22. Minimum Output Disable Times
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23. Slow 1200mV 85C Model Metastability Report
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24. Slow 1200mV 0C Model Fmax Summary
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25. Slow 1200mV 0C Model Setup Summary
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26. Slow 1200mV 0C Model Hold Summary
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27. Slow 1200mV 0C Model Recovery Summary
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28. Slow 1200mV 0C Model Removal Summary
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29. Slow 1200mV 0C Model Minimum Pulse Width Summary
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30. Slow 1200mV 0C Model Setup: 'FPGA_CLK'
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31. Slow 1200mV 0C Model Hold: 'FPGA_CLK'
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32. Slow 1200mV 0C Model Minimum Pulse Width: 'FPGA_CLK'
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33. Setup Times
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34. Hold Times
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35. Clock to Output Times
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36. Minimum Clock to Output Times
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37. Output Enable Times
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38. Minimum Output Enable Times
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39. Output Disable Times
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40. Minimum Output Disable Times
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41. Slow 1200mV 0C Model Metastability Report
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42. Fast 1200mV 0C Model Setup Summary
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43. Fast 1200mV 0C Model Hold Summary
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44. Fast 1200mV 0C Model Recovery Summary
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45. Fast 1200mV 0C Model Removal Summary
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46. Fast 1200mV 0C Model Minimum Pulse Width Summary
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47. Fast 1200mV 0C Model Setup: 'FPGA_CLK'
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48. Fast 1200mV 0C Model Hold: 'FPGA_CLK'
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49. Fast 1200mV 0C Model Minimum Pulse Width: 'FPGA_CLK'
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50. Setup Times
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51. Hold Times
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52. Clock to Output Times
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53. Minimum Clock to Output Times
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54. Output Enable Times
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55. Minimum Output Enable Times
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56. Output Disable Times
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57. Minimum Output Disable Times
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58. Fast 1200mV 0C Model Metastability Report
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59. Multicorner Timing Analysis Summary
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60. Setup Times
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61. Hold Times
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62. Clock to Output Times
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63. Minimum Clock to Output Times
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64. Board Trace Model Assignments
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65. Input Transition Times
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66. Slow Corner Signal Integrity Metrics
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67. Fast Corner Signal Integrity Metrics
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68. Setup Transfers
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69. Hold Transfers
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70. Report TCCS
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71. Report RSKM
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72. Unconstrained Paths
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73. TimeQuest Timing Analyzer Messages
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; Legal Notice ;
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Copyright (C) 1991-2013 Altera Corporation
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Your use of Altera Corporation's design tools, logic functions
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and other software and tools, and its AMPP partner logic
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functions, and any output files from any of the foregoing
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(including device programming or simulation files), and any
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associated documentation or information are expressly subject
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to the terms and conditions of the Altera Program License
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|
Subscription Agreement, Altera MegaCore Function License
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|
Agreement, or other applicable license agreement, including,
|
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without limitation, that your use is for the sole purpose of
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programming logic devices manufactured by Altera and sold by
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Altera or its authorized distributors. Please refer to the
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applicable agreement for further details.
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+--------------------------------------------------------------------------+
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; TimeQuest Timing Analyzer Summary ;
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+--------------------+-----------------------------------------------------+
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; Quartus II Version ; Version 13.1.0 Build 162 10/23/2013 SJ Full Version ;
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; Revision Name ; MainController ;
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; Device Family ; Cyclone III ;
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; Device Name ; EP3C25Q240C8 ;
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; Timing Models ; Final ;
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; Delay Model ; Combined ;
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; Rise/Fall Delays ; Enabled ;
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+--------------------+-----------------------------------------------------+
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+------------------------------------------+
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; Parallel Compilation ;
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+----------------------------+-------------+
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; Processors ; Number ;
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+----------------------------+-------------+
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; Number detected on machine ; 8 ;
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; Maximum allowed ; 4 ;
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; ; ;
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; Average used ; 1.80 ;
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; Maximum used ; 4 ;
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; ; ;
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; Usage by Processor ; % Time Used ;
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; Processor 1 ; 100.0% ;
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; Processor 2 ; 40.0% ;
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; Processors 3-4 ; 20.0% ;
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; Processors 5-8 ; 0.0% ;
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+----------------------------+-------------+
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+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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; Clocks ;
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+--------------------------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+----------------------------------------------------+------------------------------------------------------+
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; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ;
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+--------------------------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+----------------------------------------------------+------------------------------------------------------+
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; FPGA_CLK ; Base ; 40.000 ; 25.0 MHz ; 0.000 ; 20.000 ; ; ; ; ; ; ; ; ; ; ; { FPGA_CLK } ;
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; inst|altpll_component|auto_generated|pll1|clk[0] ; Generated ; 10.000 ; 100.0 MHz ; 0.000 ; 5.000 ; 50.00 ; 1 ; 4 ; ; ; ; ; false ; FPGA_CLK ; inst|altpll_component|auto_generated|pll1|inclk[0] ; { inst|altpll_component|auto_generated|pll1|clk[0] } ;
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; inst|altpll_component|auto_generated|pll1|clk[1] ; Generated ; 5.000 ; 200.0 MHz ; 0.000 ; 2.500 ; 50.00 ; 1 ; 8 ; ; ; ; ; false ; FPGA_CLK ; inst|altpll_component|auto_generated|pll1|inclk[0] ; { inst|altpll_component|auto_generated|pll1|clk[1] } ;
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+--------------------------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+----------------------------------------------------+------------------------------------------------------+
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+-------------------------------------------------+
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; Slow 1200mV 85C Model Fmax Summary ;
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+-----------+-----------------+------------+------+
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; Fmax ; Restricted Fmax ; Clock Name ; Note ;
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+-----------+-----------------+------------+------+
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; 50.89 MHz ; 50.89 MHz ; FPGA_CLK ; ;
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+-----------+-----------------+------------+------+
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This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
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; Timing Closure Recommendations ;
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HTML report is unavailable in plain text report export.
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+-------------------------------------+
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; Slow 1200mV 85C Model Setup Summary ;
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+----------+--------+-----------------+
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; Clock ; Slack ; End Point TNS ;
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+----------+--------+-----------------+
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; FPGA_CLK ; 20.350 ; 0.000 ;
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+----------+--------+-----------------+
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+------------------------------------+
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; Slow 1200mV 85C Model Hold Summary ;
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+----------+-------+-----------------+
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; Clock ; Slack ; End Point TNS ;
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+----------+-------+-----------------+
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; FPGA_CLK ; 0.454 ; 0.000 ;
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+----------+-------+-----------------+
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------------------------------------------
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; Slow 1200mV 85C Model Recovery Summary ;
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------------------------------------------
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No paths to report.
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-----------------------------------------
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; Slow 1200mV 85C Model Removal Summary ;
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-----------------------------------------
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No paths to report.
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+---------------------------------------------------+
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; Slow 1200mV 85C Model Minimum Pulse Width Summary ;
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+----------+--------+-------------------------------+
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; Clock ; Slack ; End Point TNS ;
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+----------+--------+-------------------------------+
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; FPGA_CLK ; 19.752 ; 0.000 ;
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+----------+--------+-------------------------------+
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+--------------------------------------------------------------------------------------------------------------------------------------+
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; Slow 1200mV 85C Model Setup: 'FPGA_CLK' ;
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+--------+---------------------------+---------------------------+--------------+-------------+--------------+------------+------------+
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; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
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+--------+---------------------------+---------------------------+--------------+-------------+--------------+------------+------------+
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; 20.350 ; RAM:inst1|addr0[7] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.114 ; 19.537 ;
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; 21.154 ; RAM:inst1|addr0[2] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.107 ; 18.740 ;
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; 21.301 ; RAM:inst1|addr0[6] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.114 ; 18.586 ;
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; 21.554 ; RAM:inst1|addr0[3] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.107 ; 18.340 ;
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|
; 21.927 ; RAM:inst1|addr0[0] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.078 ; 17.996 ;
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; 21.955 ; RAM:inst1|part0[1] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.103 ; 17.943 ;
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; 22.086 ; RAM:inst1|addr0[7] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.083 ; 17.832 ;
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; 22.106 ; RAM:inst1|memory[167][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.120 ; 17.775 ;
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; 22.138 ; RAM:inst1|addr0[3] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.084 ; 17.779 ;
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; 22.320 ; RAM:inst1|addr0[5] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.080 ; 17.601 ;
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; 22.346 ; RAM:inst1|addr0[6] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.083 ; 17.572 ;
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; 22.363 ; RAM:inst1|addr0[1] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.109 ; 17.529 ;
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; 22.474 ; RAM:inst1|addr0[7] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.103 ; 17.424 ;
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; 22.486 ; RAM:inst1|memory[149][8] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.081 ; 17.434 ;
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; 22.499 ; RAM:inst1|addr0[2] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.084 ; 17.418 ;
|
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; 22.509 ; RAM:inst1|part0[0] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.103 ; 17.389 ;
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; 22.527 ; RAM:inst1|addr0[0] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.086 ; 17.388 ;
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; 22.608 ; RAM:inst1|addr0[1] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.078 ; 17.315 ;
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; 22.626 ; RAM:inst1|addr0[7] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.110 ; 17.265 ;
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; 22.703 ; RAM:inst1|addr0[7] ; RAM:inst1|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 17.227 ;
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; 22.717 ; RAM:inst1|memory[133][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.084 ; 17.200 ;
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; 22.735 ; RAM:inst1|addr0[1] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.117 ; 17.149 ;
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; 22.755 ; RAM:inst1|addr0[0] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.109 ; 17.137 ;
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; 22.780 ; RAM:inst1|memory[53][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.089 ; 17.132 ;
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; 22.833 ; RAM:inst1|addr0[6] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.103 ; 17.065 ;
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; 22.887 ; RAM:inst1|addr0[5] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.088 ; 17.026 ;
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; 22.915 ; RAM:inst1|addr0[1] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.086 ; 17.000 ;
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; 22.921 ; RAM:inst1|addr0[5] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.087 ; 16.993 ;
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; 22.932 ; RAM:inst1|addr0[0] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.117 ; 16.952 ;
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; 22.951 ; RAM:inst1|addr0[4] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.080 ; 16.970 ;
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; 23.122 ; RAM:inst1|addr0[2] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.104 ; 16.775 ;
|
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; 23.129 ; RAM:inst1|addr0[6] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.110 ; 16.762 ;
|
|
; 23.145 ; RAM:inst1|addr0[4] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.087 ; 16.769 ;
|
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; 23.169 ; RAM:inst1|addr0[3] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.104 ; 16.728 ;
|
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; 23.212 ; RAM:inst1|addr0[4] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.088 ; 16.701 ;
|
|
; 23.293 ; RAM:inst1|memory[84][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.112 ; 16.596 ;
|
|
; 23.322 ; RAM:inst1|memory[173][7] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.118 ; 16.561 ;
|
|
; 23.428 ; RAM:inst1|addr0[7] ; RAM:inst1|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.110 ; 16.463 ;
|
|
; 23.519 ; RAM:inst1|addr0[4] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.103 ; 16.379 ;
|
|
; 23.545 ; RAM:inst1|memory[213][15] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.102 ; 16.354 ;
|
|
; 23.570 ; RAM:inst1|memory[120][20] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.104 ; 16.327 ;
|
|
; 23.583 ; RAM:inst1|memory[169][7] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.085 ; 16.333 ;
|
|
; 23.591 ; RAM:inst1|part0[0] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.106 ; 16.304 ;
|
|
; 23.621 ; RAM:inst1|addr0[6] ; RAM:inst1|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.110 ; 16.270 ;
|
|
; 23.654 ; RAM:inst1|memory[118][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.108 ; 16.239 ;
|
|
; 23.756 ; RAM:inst1|memory[217][8] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.107 ; 16.138 ;
|
|
; 23.758 ; RAM:inst1|memory[34][3] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.075 ; 16.168 ;
|
|
; 23.841 ; RAM:inst1|memory[122][3] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.098 ; 16.062 ;
|
|
; 23.892 ; RAM:inst1|addr0[3] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 16.033 ;
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; 23.917 ; RAM:inst1|part0[1] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.114 ; 15.970 ;
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; 23.921 ; RAM:inst1|addr0[1] ; RAM:inst1|memory[232][12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.084 ; 15.996 ;
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; 23.929 ; RAM:inst1|memory[120][0] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.085 ; 15.987 ;
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; 23.957 ; RAM:inst1|part0[0] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.114 ; 15.930 ;
|
|
; 23.980 ; RAM:inst1|part0[1] ; RAM:inst1|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 15.950 ;
|
|
; 24.048 ; RAM:inst1|memory[218][15] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.111 ; 15.842 ;
|
|
; 24.053 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.108 ; 15.840 ;
|
|
; 24.054 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.101 ; 15.846 ;
|
|
; 24.054 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.101 ; 15.846 ;
|
|
; 24.054 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.101 ; 15.846 ;
|
|
; 24.054 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.101 ; 15.846 ;
|
|
; 24.054 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.101 ; 15.846 ;
|
|
; 24.054 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.101 ; 15.846 ;
|
|
; 24.054 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.101 ; 15.846 ;
|
|
; 24.071 ; RAM:inst1|addr0[2] ; RAM:inst1|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.111 ; 15.819 ;
|
|
; 24.092 ; RAM:inst1|addr0[3] ; RAM:inst1|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.111 ; 15.798 ;
|
|
; 24.125 ; RAM:inst1|memory[189][23] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.078 ; 15.798 ;
|
|
; 24.139 ; RAM:inst1|part0[1] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.075 ; 15.787 ;
|
|
; 24.159 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.113 ; 15.729 ;
|
|
; 24.159 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.113 ; 15.729 ;
|
|
; 24.159 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.113 ; 15.729 ;
|
|
; 24.159 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.113 ; 15.729 ;
|
|
; 24.159 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.113 ; 15.729 ;
|
|
; 24.159 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.113 ; 15.729 ;
|
|
; 24.171 ; RAM:inst1|addr0[0] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.106 ; 15.724 ;
|
|
; 24.184 ; RAM:inst1|addr0[2] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.111 ; 15.706 ;
|
|
; 24.185 ; RAM:inst1|memory[98][12] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 15.737 ;
|
|
; 24.194 ; RAM:inst1|memory[70][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.108 ; 15.699 ;
|
|
; 24.206 ; RAM:inst1|memory[39][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.103 ; 15.692 ;
|
|
; 24.226 ; RAM:inst1|addr0[6] ; RAM:inst1|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 15.704 ;
|
|
; 24.239 ; RAM:inst1|memory[20][12] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 15.683 ;
|
|
; 24.243 ; RAM:inst1|memory[215][15] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.107 ; 15.651 ;
|
|
; 24.285 ; RAM:inst1|addr0[0] ; RAM:inst1|memory[232][12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.084 ; 15.632 ;
|
|
; 24.290 ; RAM:inst1|addr0[4] ; RAM:inst1|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.103 ; 15.608 ;
|
|
; 24.306 ; RAM:inst1|memory[55][10] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.104 ; 15.591 ;
|
|
; 24.319 ; RAM:inst1|memory[96][2] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.112 ; 15.570 ;
|
|
; 24.353 ; RAM:inst1|addr0[3] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.111 ; 15.537 ;
|
|
; 24.373 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.099 ; 15.529 ;
|
|
; 24.373 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.099 ; 15.529 ;
|
|
; 24.456 ; RAM:inst1|memory[30][16] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.106 ; 15.439 ;
|
|
; 24.500 ; RAM:inst1|memory[118][12] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.078 ; 15.423 ;
|
|
; 24.509 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.094 ; 15.398 ;
|
|
; 24.509 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.094 ; 15.398 ;
|
|
; 24.509 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.094 ; 15.398 ;
|
|
; 24.509 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.094 ; 15.398 ;
|
|
; 24.509 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.094 ; 15.398 ;
|
|
; 24.509 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.094 ; 15.398 ;
|
|
; 24.509 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.094 ; 15.398 ;
|
|
; 24.509 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.094 ; 15.398 ;
|
|
; 24.512 ; RAM:inst1|memory[183][16] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.087 ; 15.402 ;
|
|
; 24.562 ; RAM:inst1|addr0[2] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 15.363 ;
|
|
+--------+---------------------------+---------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 85C Model Hold: 'FPGA_CLK' ;
|
|
+-------+----------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+----------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 0.454 ; RAM:inst1|stateMM0.Waiting ; RAM:inst1|stateMM0.Waiting ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 0.746 ;
|
|
; 0.454 ; LedBlink:inst2|ledBuf ; LedBlink:inst2|ledBuf ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 0.746 ;
|
|
; 0.662 ; RAM:inst1|ce0Prev ; RAM:inst1|stateMM0.Reading ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 0.954 ;
|
|
; 0.663 ; RAM:inst1|ce0Prev ; RAM:inst1|stateMM0.Writing ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 0.955 ;
|
|
; 0.745 ; LedBlink:inst2|counter[7] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.037 ;
|
|
; 0.745 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.037 ;
|
|
; 0.745 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.037 ;
|
|
; 0.746 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.037 ;
|
|
; 0.746 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.038 ;
|
|
; 0.747 ; LedBlink:inst2|counter[5] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.039 ;
|
|
; 0.747 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.038 ;
|
|
; 0.747 ; LedBlink:inst2|counter[17] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.038 ;
|
|
; 0.748 ; LedBlink:inst2|counter[2] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.040 ;
|
|
; 0.748 ; LedBlink:inst2|counter[3] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.040 ;
|
|
; 0.748 ; LedBlink:inst2|counter[10] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.040 ;
|
|
; 0.749 ; LedBlink:inst2|counter[12] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.040 ;
|
|
; 0.749 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.041 ;
|
|
; 0.749 ; LedBlink:inst2|counter[8] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.041 ;
|
|
; 0.749 ; LedBlink:inst2|counter[23] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.040 ;
|
|
; 0.750 ; LedBlink:inst2|counter[4] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.042 ;
|
|
; 0.750 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.041 ;
|
|
; 0.750 ; LedBlink:inst2|counter[21] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.041 ;
|
|
; 0.750 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.041 ;
|
|
; 0.750 ; LedBlink:inst2|counter[18] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.041 ;
|
|
; 0.750 ; LedBlink:inst2|counter[19] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.041 ;
|
|
; 0.751 ; LedBlink:inst2|counter[22] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.042 ;
|
|
; 0.752 ; LedBlink:inst2|counter[20] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.043 ;
|
|
; 0.771 ; LedBlink:inst2|counter[0] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.063 ;
|
|
; 0.857 ; RAM:inst1|oe0Prev ; RAM:inst1|stateMM0.Waiting ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.149 ;
|
|
; 0.877 ; RAM:inst1|stateMM0.Waiting ; RAM:inst1|stateMM0.Reading ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.169 ;
|
|
; 0.900 ; RAM:inst1|stateMM0.Waiting ; RAM:inst1|stateMM0.Writing ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.192 ;
|
|
; 1.099 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.081 ; 1.392 ;
|
|
; 1.100 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.392 ;
|
|
; 1.100 ; LedBlink:inst2|counter[7] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.392 ;
|
|
; 1.101 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.393 ;
|
|
; 1.101 ; LedBlink:inst2|counter[5] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.393 ;
|
|
; 1.101 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.392 ;
|
|
; 1.101 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.392 ;
|
|
; 1.102 ; LedBlink:inst2|counter[3] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.394 ;
|
|
; 1.102 ; LedBlink:inst2|counter[17] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.393 ;
|
|
; 1.104 ; LedBlink:inst2|counter[21] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.395 ;
|
|
; 1.104 ; LedBlink:inst2|counter[19] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.395 ;
|
|
; 1.106 ; RAM:inst1|stateMM0.Writing ; RAM:inst1|stateMM0.Waiting ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.398 ;
|
|
; 1.109 ; LedBlink:inst2|counter[10] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.401 ;
|
|
; 1.109 ; LedBlink:inst2|counter[0] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.401 ;
|
|
; 1.109 ; LedBlink:inst2|counter[2] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.401 ;
|
|
; 1.110 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.402 ;
|
|
; 1.110 ; LedBlink:inst2|counter[8] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.402 ;
|
|
; 1.110 ; LedBlink:inst2|counter[12] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.401 ;
|
|
; 1.111 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.402 ;
|
|
; 1.111 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.402 ;
|
|
; 1.111 ; LedBlink:inst2|counter[4] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.403 ;
|
|
; 1.111 ; LedBlink:inst2|counter[18] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.402 ;
|
|
; 1.112 ; LedBlink:inst2|counter[22] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.403 ;
|
|
; 1.113 ; LedBlink:inst2|counter[20] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.404 ;
|
|
; 1.117 ; LedBlink:inst2|counter[10] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.081 ; 1.410 ;
|
|
; 1.118 ; LedBlink:inst2|counter[0] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.410 ;
|
|
; 1.118 ; LedBlink:inst2|counter[2] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.410 ;
|
|
; 1.119 ; LedBlink:inst2|counter[8] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.411 ;
|
|
; 1.119 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.411 ;
|
|
; 1.119 ; LedBlink:inst2|counter[12] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.410 ;
|
|
; 1.120 ; LedBlink:inst2|counter[4] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.412 ;
|
|
; 1.120 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.411 ;
|
|
; 1.120 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.411 ;
|
|
; 1.120 ; LedBlink:inst2|counter[18] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.411 ;
|
|
; 1.122 ; LedBlink:inst2|counter[20] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.413 ;
|
|
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|
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|
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|
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|
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|
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|
|
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|
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|
|
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|
|
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|
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|
|
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|
|
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|
|
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|
|
; 1.253 ; LedBlink:inst2|counter[20] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.544 ;
|
|
; 1.257 ; LedBlink:inst2|counter[10] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.081 ; 1.550 ;
|
|
+-------+----------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 85C Model Minimum Pulse Width: 'FPGA_CLK' ;
|
|
+--------+--------------+----------------+-----------------+----------+------------+---------------------------+
|
|
; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ;
|
|
+--------+--------------+----------------+-----------------+----------+------------+---------------------------+
|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
; 19.752 ; 19.940 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[156][18] ;
|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
; 19.752 ; 19.940 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[159][17] ;
|
|
; 19.752 ; 19.940 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[159][18] ;
|
|
; 19.752 ; 19.940 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[159][19] ;
|
|
; 19.752 ; 19.940 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[159][20] ;
|
|
; 19.752 ; 19.940 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[159][21] ;
|
|
; 19.752 ; 19.940 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[159][22] ;
|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
; 19.752 ; 19.940 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[182][22] ;
|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
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|
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|
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|
|
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|
|
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|
|
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|
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|
|
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|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
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|
|
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|
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|
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|
|
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|
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|
|
+--------+--------------+----------------+-----------------+----------+------------+---------------------------+
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|
+---------------------------------------------------------------------------+
|
|
; Setup Times ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; 4.255 ; 4.279 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; 2.200 ; 2.579 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; 4.255 ; 4.279 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; 2.916 ; 3.257 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; 2.940 ; 3.235 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; 2.451 ; 2.736 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; 2.757 ; 3.152 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; 3.819 ; 4.055 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; 2.399 ; 2.705 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; 10.057 ; 9.754 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 7.039 ; 6.985 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.351 ; 7.436 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 10.057 ; 9.754 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 9.945 ; 9.698 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 8.109 ; 7.930 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 6.132 ; 6.329 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 8.876 ; 8.811 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 9.270 ; 9.219 ; Rise ; FPGA_CLK ;
|
|
; nBL[*] ; FPGA_CLK ; 2.537 ; 2.777 ; Rise ; FPGA_CLK ;
|
|
; nBL[0] ; FPGA_CLK ; 2.168 ; 2.442 ; Rise ; FPGA_CLK ;
|
|
; nBL[1] ; FPGA_CLK ; 2.537 ; 2.777 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; 6.683 ; 7.591 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; 3.302 ; 3.603 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; 14.913 ; 15.921 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------+
|
|
; Hold Times ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; -1.723 ; -2.089 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; -1.723 ; -2.089 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; -3.696 ; -3.721 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; -2.410 ; -2.741 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; -2.434 ; -2.720 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; -1.965 ; -2.242 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; -2.259 ; -2.641 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; -3.277 ; -3.506 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; -1.913 ; -2.210 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; -1.097 ; -1.396 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; -1.197 ; -1.483 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; -1.097 ; -1.396 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; -1.475 ; -1.794 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; -1.317 ; -1.657 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; -1.143 ; -1.436 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; -1.467 ; -1.731 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; -1.172 ; -1.475 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; -1.154 ; -1.446 ; Rise ; FPGA_CLK ;
|
|
; nBL[*] ; FPGA_CLK ; -1.692 ; -1.955 ; Rise ; FPGA_CLK ;
|
|
; nBL[0] ; FPGA_CLK ; -1.692 ; -1.955 ; Rise ; FPGA_CLK ;
|
|
; nBL[1] ; FPGA_CLK ; -2.047 ; -2.277 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; -1.055 ; -1.404 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; -1.321 ; -1.652 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; -1.314 ; -1.639 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
|
|
|
|
+----------------------------------------------------------------------------------------------------------+
|
|
; Clock to Output Times ;
|
|
+------------+------------+--------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+--------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 10.042 ; 9.410 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 7.478 ; 7.205 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.814 ; 7.579 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 9.038 ; 8.648 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 7.799 ; 7.547 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 8.850 ; 8.486 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 8.771 ; 8.404 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 10.042 ; 9.410 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.263 ; 7.066 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 5.985 ; 6.095 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 2.701 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 2.542 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 2.700 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 2.541 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+--------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------+
|
|
; Minimum Clock to Output Times ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 7.089 ; 6.895 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 7.296 ; 7.029 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.620 ; 7.389 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 8.794 ; 8.414 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 7.605 ; 7.358 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 8.614 ; 8.260 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 8.537 ; 8.180 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 9.847 ; 9.221 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.089 ; 6.895 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 5.857 ; 5.966 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 2.230 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 2.073 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 2.229 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 2.072 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Output Enable Times ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 7.030 ; 7.030 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 7.933 ; 7.933 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 8.518 ; 8.518 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 9.182 ; 9.182 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 7.558 ; 7.558 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 7.030 ; 7.030 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 7.081 ; 7.081 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 8.842 ; 8.842 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.824 ; 7.824 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Minimum Output Enable Times ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 6.343 ; 6.389 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 7.211 ; 7.257 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.773 ; 7.819 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 8.411 ; 8.457 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 6.851 ; 6.897 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 6.343 ; 6.389 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 6.392 ; 6.438 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 8.083 ; 8.129 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.106 ; 7.152 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------+
|
|
; Output Disable Times ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 6.706 ; 6.966 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 7.594 ; 7.854 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 8.093 ; 8.353 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 8.623 ; 8.883 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 7.170 ; 7.430 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 6.706 ; 6.966 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 6.778 ; 7.038 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 8.396 ; 8.656 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.489 ; 7.749 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------+
|
|
; Minimum Output Disable Times ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 6.282 ; 6.282 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 7.135 ; 7.135 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.614 ; 7.614 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 8.123 ; 8.123 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 6.729 ; 6.729 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 6.282 ; 6.282 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 6.351 ; 6.351 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 7.905 ; 7.905 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.034 ; 7.034 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
|
|
|
|
----------------------------------------------
|
|
; Slow 1200mV 85C Model Metastability Report ;
|
|
----------------------------------------------
|
|
No synchronizer chains to report.
|
|
|
|
|
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+-------------------------------------------------+
|
|
; Slow 1200mV 0C Model Fmax Summary ;
|
|
+-----------+-----------------+------------+------+
|
|
; Fmax ; Restricted Fmax ; Clock Name ; Note ;
|
|
+-----------+-----------------+------------+------+
|
|
; 52.95 MHz ; 52.95 MHz ; FPGA_CLK ; ;
|
|
+-----------+-----------------+------------+------+
|
|
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
|
|
|
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|
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+------------------------------------+
|
|
; Slow 1200mV 0C Model Setup Summary ;
|
|
+----------+--------+----------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+----------+--------+----------------+
|
|
; FPGA_CLK ; 21.115 ; 0.000 ;
|
|
+----------+--------+----------------+
|
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|
|
|
+-----------------------------------+
|
|
; Slow 1200mV 0C Model Hold Summary ;
|
|
+----------+-------+----------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+----------+-------+----------------+
|
|
; FPGA_CLK ; 0.402 ; 0.000 ;
|
|
+----------+-------+----------------+
|
|
|
|
|
|
-----------------------------------------
|
|
; Slow 1200mV 0C Model Recovery Summary ;
|
|
-----------------------------------------
|
|
No paths to report.
|
|
|
|
|
|
----------------------------------------
|
|
; Slow 1200mV 0C Model Removal Summary ;
|
|
----------------------------------------
|
|
No paths to report.
|
|
|
|
|
|
+--------------------------------------------------+
|
|
; Slow 1200mV 0C Model Minimum Pulse Width Summary ;
|
|
+----------+--------+------------------------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+----------+--------+------------------------------+
|
|
; FPGA_CLK ; 19.746 ; 0.000 ;
|
|
+----------+--------+------------------------------+
|
|
|
|
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|
+--------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 0C Model Setup: 'FPGA_CLK' ;
|
|
+--------+---------------------------+---------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+--------+---------------------------+---------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 21.115 ; RAM:inst1|addr0[7] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.102 ; 18.785 ;
|
|
; 21.955 ; RAM:inst1|addr0[2] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.093 ; 17.954 ;
|
|
; 22.075 ; RAM:inst1|addr0[6] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.102 ; 17.825 ;
|
|
; 22.370 ; RAM:inst1|addr0[3] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.093 ; 17.539 ;
|
|
; 22.653 ; RAM:inst1|addr0[0] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.070 ; 17.279 ;
|
|
; 22.711 ; RAM:inst1|part0[1] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.091 ; 17.200 ;
|
|
; 22.815 ; RAM:inst1|addr0[7] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.075 ; 17.112 ;
|
|
; 22.868 ; RAM:inst1|memory[167][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.107 ; 17.027 ;
|
|
; 22.896 ; RAM:inst1|addr0[3] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.075 ; 17.031 ;
|
|
; 23.045 ; RAM:inst1|addr0[5] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.070 ; 16.887 ;
|
|
; 23.091 ; RAM:inst1|addr0[6] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.075 ; 16.836 ;
|
|
; 23.140 ; RAM:inst1|memory[149][8] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 16.790 ;
|
|
; 23.190 ; RAM:inst1|addr0[7] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.091 ; 16.721 ;
|
|
; 23.206 ; RAM:inst1|addr0[1] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.095 ; 16.701 ;
|
|
; 23.221 ; RAM:inst1|addr0[2] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.075 ; 16.706 ;
|
|
; 23.235 ; RAM:inst1|addr0[0] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.077 ; 16.690 ;
|
|
; 23.287 ; RAM:inst1|part0[0] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.091 ; 16.624 ;
|
|
; 23.346 ; RAM:inst1|addr0[7] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.098 ; 16.558 ;
|
|
; 23.370 ; RAM:inst1|addr0[1] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.070 ; 16.562 ;
|
|
; 23.381 ; RAM:inst1|memory[133][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 16.545 ;
|
|
; 23.395 ; RAM:inst1|addr0[7] ; RAM:inst1|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.064 ; 16.543 ;
|
|
; 23.510 ; RAM:inst1|addr0[0] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.095 ; 16.397 ;
|
|
; 23.515 ; RAM:inst1|addr0[1] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.104 ; 16.383 ;
|
|
; 23.529 ; RAM:inst1|addr0[6] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.091 ; 16.382 ;
|
|
; 23.550 ; RAM:inst1|memory[53][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.081 ; 16.371 ;
|
|
; 23.592 ; RAM:inst1|addr0[5] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.077 ; 16.333 ;
|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
; 24.246 ; RAM:inst1|addr0[6] ; RAM:inst1|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.099 ; 15.657 ;
|
|
; 24.266 ; RAM:inst1|part0[0] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.093 ; 15.643 ;
|
|
; 24.290 ; RAM:inst1|addr0[4] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.091 ; 15.621 ;
|
|
; 24.325 ; RAM:inst1|memory[169][7] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.075 ; 15.602 ;
|
|
; 24.371 ; RAM:inst1|memory[118][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.095 ; 15.536 ;
|
|
; 24.399 ; RAM:inst1|memory[122][3] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.086 ; 15.517 ;
|
|
; 24.438 ; RAM:inst1|memory[217][8] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.095 ; 15.469 ;
|
|
; 24.464 ; RAM:inst1|memory[34][3] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.068 ; 15.470 ;
|
|
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|
|
; 24.637 ; RAM:inst1|addr0[3] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.068 ; 15.297 ;
|
|
; 24.645 ; RAM:inst1|part0[1] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.102 ; 15.255 ;
|
|
; 24.669 ; RAM:inst1|part0[1] ; RAM:inst1|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.064 ; 15.269 ;
|
|
; 24.675 ; RAM:inst1|memory[189][23] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 15.258 ;
|
|
; 24.695 ; RAM:inst1|part0[0] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.102 ; 15.205 ;
|
|
; 24.703 ; RAM:inst1|memory[218][15] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.096 ; 15.203 ;
|
|
; 24.709 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.096 ; 15.197 ;
|
|
; 24.710 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.088 ; 15.204 ;
|
|
; 24.710 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.088 ; 15.204 ;
|
|
; 24.710 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.088 ; 15.204 ;
|
|
; 24.710 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.088 ; 15.204 ;
|
|
; 24.710 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.088 ; 15.204 ;
|
|
; 24.710 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.088 ; 15.204 ;
|
|
; 24.710 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.088 ; 15.204 ;
|
|
; 24.773 ; RAM:inst1|memory[98][12] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 15.158 ;
|
|
; 24.792 ; RAM:inst1|addr0[2] ; RAM:inst1|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.099 ; 15.111 ;
|
|
; 24.833 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.101 ; 15.068 ;
|
|
; 24.833 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.101 ; 15.068 ;
|
|
; 24.833 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.101 ; 15.068 ;
|
|
; 24.833 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.101 ; 15.068 ;
|
|
; 24.833 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.101 ; 15.068 ;
|
|
; 24.833 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.101 ; 15.068 ;
|
|
; 24.839 ; RAM:inst1|addr0[3] ; RAM:inst1|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.099 ; 15.064 ;
|
|
; 24.848 ; RAM:inst1|memory[70][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.095 ; 15.059 ;
|
|
; 24.867 ; RAM:inst1|addr0[0] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.093 ; 15.042 ;
|
|
; 24.880 ; RAM:inst1|addr0[1] ; RAM:inst1|memory[232][12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.075 ; 15.047 ;
|
|
; 24.886 ; RAM:inst1|memory[215][15] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.093 ; 15.023 ;
|
|
; 24.894 ; RAM:inst1|memory[39][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.092 ; 15.016 ;
|
|
; 24.899 ; RAM:inst1|addr0[2] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.098 ; 15.005 ;
|
|
; 24.903 ; RAM:inst1|memory[55][10] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.092 ; 15.007 ;
|
|
; 24.943 ; RAM:inst1|part0[1] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.068 ; 14.991 ;
|
|
; 24.952 ; RAM:inst1|addr0[6] ; RAM:inst1|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.064 ; 14.986 ;
|
|
; 24.956 ; RAM:inst1|memory[20][12] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 14.977 ;
|
|
; 24.959 ; RAM:inst1|addr0[4] ; RAM:inst1|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.092 ; 14.951 ;
|
|
; 25.030 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.088 ; 14.884 ;
|
|
; 25.030 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.088 ; 14.884 ;
|
|
; 25.040 ; RAM:inst1|addr0[3] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.098 ; 14.864 ;
|
|
; 25.058 ; RAM:inst1|memory[30][16] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.094 ; 14.850 ;
|
|
; 25.107 ; RAM:inst1|memory[96][2] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.100 ; 14.795 ;
|
|
; 25.126 ; RAM:inst1|memory[183][16] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.077 ; 14.799 ;
|
|
; 25.166 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.084 ; 14.752 ;
|
|
; 25.166 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.084 ; 14.752 ;
|
|
; 25.166 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.084 ; 14.752 ;
|
|
; 25.166 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.084 ; 14.752 ;
|
|
; 25.166 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.084 ; 14.752 ;
|
|
; 25.166 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.084 ; 14.752 ;
|
|
; 25.166 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.084 ; 14.752 ;
|
|
; 25.166 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[202][8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.084 ; 14.752 ;
|
|
; 25.167 ; RAM:inst1|memory[118][12] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.068 ; 14.767 ;
|
|
; 25.202 ; RAM:inst1|memory[128][10] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.095 ; 14.705 ;
|
|
; 25.235 ; RAM:inst1|addr0[0] ; RAM:inst1|memory[232][12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.075 ; 14.692 ;
|
|
+--------+---------------------------+---------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 0C Model Hold: 'FPGA_CLK' ;
|
|
+-------+----------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+----------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 0.402 ; RAM:inst1|stateMM0.Waiting ; RAM:inst1|stateMM0.Waiting ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.669 ;
|
|
; 0.402 ; LedBlink:inst2|ledBuf ; LedBlink:inst2|ledBuf ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.669 ;
|
|
; 0.618 ; RAM:inst1|ce0Prev ; RAM:inst1|stateMM0.Reading ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.885 ;
|
|
; 0.618 ; RAM:inst1|ce0Prev ; RAM:inst1|stateMM0.Writing ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.885 ;
|
|
; 0.692 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.959 ;
|
|
; 0.692 ; LedBlink:inst2|counter[7] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.959 ;
|
|
; 0.692 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.959 ;
|
|
; 0.693 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.960 ;
|
|
; 0.694 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.960 ;
|
|
; 0.694 ; LedBlink:inst2|counter[17] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.960 ;
|
|
; 0.695 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.961 ;
|
|
; 0.696 ; LedBlink:inst2|counter[12] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.962 ;
|
|
; 0.696 ; LedBlink:inst2|counter[2] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.963 ;
|
|
; 0.696 ; LedBlink:inst2|counter[3] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.963 ;
|
|
; 0.696 ; LedBlink:inst2|counter[5] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.963 ;
|
|
; 0.697 ; LedBlink:inst2|counter[8] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.964 ;
|
|
; 0.697 ; LedBlink:inst2|counter[21] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.963 ;
|
|
; 0.697 ; LedBlink:inst2|counter[23] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.963 ;
|
|
; 0.698 ; LedBlink:inst2|counter[4] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.965 ;
|
|
; 0.698 ; LedBlink:inst2|counter[10] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.965 ;
|
|
; 0.698 ; LedBlink:inst2|counter[18] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.964 ;
|
|
; 0.698 ; LedBlink:inst2|counter[19] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.964 ;
|
|
; 0.699 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.966 ;
|
|
; 0.699 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.965 ;
|
|
; 0.700 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.966 ;
|
|
; 0.701 ; LedBlink:inst2|counter[20] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.967 ;
|
|
; 0.702 ; LedBlink:inst2|counter[22] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.968 ;
|
|
; 0.723 ; LedBlink:inst2|counter[0] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.990 ;
|
|
; 0.781 ; RAM:inst1|oe0Prev ; RAM:inst1|stateMM0.Waiting ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 1.048 ;
|
|
; 0.823 ; RAM:inst1|stateMM0.Waiting ; RAM:inst1|stateMM0.Reading ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 1.090 ;
|
|
; 0.841 ; RAM:inst1|stateMM0.Waiting ; RAM:inst1|stateMM0.Writing ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 1.108 ;
|
|
; 1.012 ; RAM:inst1|stateMM0.Writing ; RAM:inst1|stateMM0.Waiting ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 1.279 ;
|
|
; 1.012 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.074 ; 1.281 ;
|
|
; 1.014 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 1.281 ;
|
|
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|
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|
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|
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|
|
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|
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|
|
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|
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|
|
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|
|
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|
|
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|
|
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|
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|
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|
|
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|
|
; 1.142 ; LedBlink:inst2|counter[5] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 1.409 ;
|
|
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|
|
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|
|
; 1.151 ; LedBlink:inst2|counter[8] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.074 ; 1.420 ;
|
|
+-------+----------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 0C Model Minimum Pulse Width: 'FPGA_CLK' ;
|
|
+--------+--------------+----------------+-----------------+----------+------------+---------------------------+
|
|
; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ;
|
|
+--------+--------------+----------------+-----------------+----------+------------+---------------------------+
|
|
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|
|
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|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[10][1] ;
|
|
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|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[10][3] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[10][4] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[10][5] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[10][6] ;
|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[242][19] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[242][20] ;
|
|
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|
|
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|
|
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|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[242][25] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[242][26] ;
|
|
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|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[242][28] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[242][29] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[242][30] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[242][31] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[26][16] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[26][18] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[26][19] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[26][22] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[26][23] ;
|
|
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|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[58][17] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[58][18] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[58][19] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[58][20] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[58][21] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[58][22] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[58][23] ;
|
|
; 19.746 ; 19.930 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[70][24] ;
|
|
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|
|
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|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][1] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][24] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][25] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][26] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][27] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][28] ;
|
|
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|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][2] ;
|
|
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|
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|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][3] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][4] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][5] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][6] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][7] ;
|
|
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|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[104][31] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[10][16] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[10][18] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[10][19] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[10][20] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[10][21] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[10][22] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[10][23] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[110][0] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[110][1] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[110][2] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[110][3] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[110][4] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[110][5] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[110][6] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[110][7] ;
|
|
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|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[111][17] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[111][18] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[111][19] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[111][20] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[111][21] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[111][22] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[111][23] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[113][0] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[113][1] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[113][2] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[113][3] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[113][4] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[113][5] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[113][6] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[113][7] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[114][0] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[114][16] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[114][17] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[114][18] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[114][19] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[114][1] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[114][20] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[114][21] ;
|
|
; 19.747 ; 19.931 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[114][22] ;
|
|
+--------+--------------+----------------+-----------------+----------+------------+---------------------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------+
|
|
; Setup Times ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; 3.961 ; 3.733 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; 1.961 ; 2.224 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; 3.961 ; 3.733 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; 2.635 ; 2.837 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; 2.673 ; 2.816 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; 2.212 ; 2.357 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; 2.490 ; 2.736 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; 3.505 ; 3.561 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; 2.170 ; 2.319 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; 9.442 ; 8.764 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 6.583 ; 6.183 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 6.875 ; 6.619 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 9.442 ; 8.764 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 9.348 ; 8.692 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 7.612 ; 7.057 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 5.766 ; 5.564 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 8.368 ; 7.816 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 8.752 ; 8.187 ; Rise ; FPGA_CLK ;
|
|
; nBL[*] ; FPGA_CLK ; 2.286 ; 2.397 ; Rise ; FPGA_CLK ;
|
|
; nBL[0] ; FPGA_CLK ; 1.929 ; 2.083 ; Rise ; FPGA_CLK ;
|
|
; nBL[1] ; FPGA_CLK ; 2.286 ; 2.397 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; 6.284 ; 7.042 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; 2.994 ; 3.145 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; 13.447 ; 14.995 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------+
|
|
; Hold Times ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; -1.534 ; -1.792 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; -1.534 ; -1.792 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; -3.455 ; -3.241 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; -2.182 ; -2.382 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; -2.219 ; -2.362 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; -1.777 ; -1.921 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; -2.043 ; -2.285 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; -3.016 ; -3.075 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; -1.734 ; -1.882 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; -0.938 ; -1.144 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; -1.030 ; -1.226 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; -0.938 ; -1.144 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; -1.307 ; -1.507 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; -1.134 ; -1.396 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; -0.984 ; -1.176 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; -1.275 ; -1.440 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; -1.008 ; -1.204 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; -0.992 ; -1.184 ; Rise ; FPGA_CLK ;
|
|
; nBL[*] ; FPGA_CLK ; -1.505 ; -1.655 ; Rise ; FPGA_CLK ;
|
|
; nBL[0] ; FPGA_CLK ; -1.505 ; -1.655 ; Rise ; FPGA_CLK ;
|
|
; nBL[1] ; FPGA_CLK ; -1.847 ; -1.956 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; -0.894 ; -1.154 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; -1.150 ; -1.390 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; -1.137 ; -1.374 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------+
|
|
; Clock to Output Times ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 9.723 ; 8.922 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 7.157 ; 6.772 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.497 ; 7.099 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 8.649 ; 8.082 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 7.482 ; 7.066 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 8.506 ; 7.908 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 8.388 ; 7.895 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 9.723 ; 8.922 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 6.955 ; 6.660 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 5.678 ; 5.817 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------+
|
|
; Minimum Clock to Output Times ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 6.796 ; 6.508 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 6.990 ; 6.615 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.317 ; 6.930 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 8.422 ; 7.873 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 7.303 ; 6.899 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 8.285 ; 7.706 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 8.171 ; 7.694 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 9.543 ; 8.754 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 6.796 ; 6.508 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 5.564 ; 5.702 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 2.424 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 2.247 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 2.424 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 2.247 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Output Enable Times ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 6.345 ; 6.345 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 7.209 ; 7.209 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.784 ; 7.784 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 8.431 ; 8.431 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 6.884 ; 6.884 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 6.345 ; 6.345 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 6.393 ; 6.393 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 8.113 ; 8.113 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.130 ; 7.130 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Minimum Output Enable Times ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 5.885 ; 5.885 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 6.715 ; 6.715 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.267 ; 7.267 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 7.888 ; 7.888 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 6.403 ; 6.403 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 5.885 ; 5.885 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 5.931 ; 5.931 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 7.582 ; 7.582 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 6.639 ; 6.639 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------+
|
|
; Output Disable Times ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 6.134 ; 6.233 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 6.952 ; 7.051 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.381 ; 7.480 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 7.836 ; 7.935 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 6.529 ; 6.628 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 6.134 ; 6.233 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 6.212 ; 6.311 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 7.646 ; 7.745 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 6.817 ; 6.916 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------+
|
|
; Minimum Output Disable Times ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 5.777 ; 5.908 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 6.563 ; 6.694 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 6.975 ; 7.106 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 7.412 ; 7.543 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 6.157 ; 6.288 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 5.777 ; 5.908 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 5.852 ; 5.983 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 7.229 ; 7.360 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 6.433 ; 6.564 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
|
|
|
|
---------------------------------------------
|
|
; Slow 1200mV 0C Model Metastability Report ;
|
|
---------------------------------------------
|
|
No synchronizer chains to report.
|
|
|
|
|
|
+------------------------------------+
|
|
; Fast 1200mV 0C Model Setup Summary ;
|
|
+----------+--------+----------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+----------+--------+----------------+
|
|
; FPGA_CLK ; 30.708 ; 0.000 ;
|
|
+----------+--------+----------------+
|
|
|
|
|
|
+-----------------------------------+
|
|
; Fast 1200mV 0C Model Hold Summary ;
|
|
+----------+-------+----------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+----------+-------+----------------+
|
|
; FPGA_CLK ; 0.186 ; 0.000 ;
|
|
+----------+-------+----------------+
|
|
|
|
|
|
-----------------------------------------
|
|
; Fast 1200mV 0C Model Recovery Summary ;
|
|
-----------------------------------------
|
|
No paths to report.
|
|
|
|
|
|
----------------------------------------
|
|
; Fast 1200mV 0C Model Removal Summary ;
|
|
----------------------------------------
|
|
No paths to report.
|
|
|
|
|
|
+--------------------------------------------------+
|
|
; Fast 1200mV 0C Model Minimum Pulse Width Summary ;
|
|
+----------+--------+------------------------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+----------+--------+------------------------------+
|
|
; FPGA_CLK ; 19.267 ; 0.000 ;
|
|
+----------+--------+------------------------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fast 1200mV 0C Model Setup: 'FPGA_CLK' ;
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+--------+----------------------------+---------------------------+--------------+-------------+--------------+------------+------------+
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; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
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+--------+----------------------------+---------------------------+--------------+-------------+--------------+------------+------------+
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|
; 30.708 ; RAM:inst1|addr0[7] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.055 ; 9.224 ;
|
|
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|
|
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|
|
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|
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|
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
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|
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|
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|
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|
|
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|
|
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|
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|
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|
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|
|
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|
|
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|
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|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
; 32.675 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[250][11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.047 ; 7.265 ;
|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
; 32.700 ; RAM:inst1|memory[218][15] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.053 ; 7.234 ;
|
|
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|
|
; 32.713 ; RAM:inst1|addr0[2] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.053 ; 7.221 ;
|
|
; 32.729 ; RAM:inst1|addr0[2] ; RAM:inst1|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.033 ; 7.225 ;
|
|
; 32.740 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.046 ; 7.201 ;
|
|
; 32.740 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[58][9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.046 ; 7.201 ;
|
|
; 32.749 ; RAM:inst1|addr0[3] ; RAM:inst1|memory[232][12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 7.202 ;
|
|
; 32.753 ; RAM:inst1|memory[98][12] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 7.198 ;
|
|
; 32.767 ; RAM:inst1|memory[117][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.059 ; 7.161 ;
|
|
; 32.783 ; RAM:inst1|addr0[1] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.050 ; 7.154 ;
|
|
; 32.784 ; RAM:inst1|addr0[3] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.053 ; 7.150 ;
|
|
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|
|
; 32.794 ; RAM:inst1|memory[5][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.052 ; 7.141 ;
|
|
; 32.796 ; RAM:inst1|memory[183][16] ; RAM:inst1|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.042 ; 7.149 ;
|
|
; 32.804 ; RAM:inst1|memory[118][12] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.035 ; 7.148 ;
|
|
; 32.821 ; RAM:inst1|memory[20][17] ; RAM:inst1|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.049 ; 7.117 ;
|
|
; 32.835 ; RAM:inst1|memory[189][23] ; RAM:inst1|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.035 ; 7.117 ;
|
|
; 32.835 ; RAM:inst1|addr0[5] ; RAM:inst1|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.048 ; 7.104 ;
|
|
; 32.846 ; RAM:inst1|addr0[5] ; RAM:inst1|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.051 ; 7.090 ;
|
|
; 32.850 ; RAM:inst1|memory[248][12] ; RAM:inst1|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.038 ; 7.099 ;
|
|
; 32.863 ; RAM:inst1|stateMM0.Writing ; RAM:inst1|memory[15][16] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.043 ; 7.081 ;
|
|
; 32.864 ; RAM:inst1|addr0[0] ; RAM:inst1|memory[53][23] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.048 ; 7.075 ;
|
|
; 32.864 ; RAM:inst1|addr0[0] ; RAM:inst1|memory[53][22] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.048 ; 7.075 ;
|
|
; 32.864 ; RAM:inst1|addr0[0] ; RAM:inst1|memory[53][21] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.048 ; 7.075 ;
|
|
+--------+----------------------------+---------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fast 1200mV 0C Model Hold: 'FPGA_CLK' ;
|
|
+-------+----------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+----------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 0.186 ; RAM:inst1|stateMM0.Waiting ; RAM:inst1|stateMM0.Waiting ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.037 ; 0.307 ;
|
|
; 0.187 ; LedBlink:inst2|ledBuf ; LedBlink:inst2|ledBuf ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.307 ;
|
|
; 0.260 ; RAM:inst1|ce0Prev ; RAM:inst1|stateMM0.Reading ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.037 ; 0.381 ;
|
|
; 0.261 ; RAM:inst1|ce0Prev ; RAM:inst1|stateMM0.Writing ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.037 ; 0.382 ;
|
|
; 0.297 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.417 ;
|
|
; 0.297 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.417 ;
|
|
; 0.297 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.417 ;
|
|
; 0.298 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.418 ;
|
|
; 0.298 ; LedBlink:inst2|counter[12] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.418 ;
|
|
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|
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|
|
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|
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|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
; 0.461 ; LedBlink:inst2|counter[0] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.581 ;
|
|
; 0.461 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.581 ;
|
|
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|
|
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|
|
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|
|
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|
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|
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|
|
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|
|
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|
|
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|
|
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|
|
; 0.510 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.630 ;
|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
; 0.512 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.632 ;
|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
; 0.523 ; LedBlink:inst2|counter[4] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.643 ;
|
|
; 0.523 ; LedBlink:inst2|counter[18] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.643 ;
|
|
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|
|
; 0.524 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.644 ;
|
|
; 0.524 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.644 ;
|
|
; 0.524 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.644 ;
|
|
; 0.524 ; LedBlink:inst2|counter[8] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.038 ; 0.646 ;
|
|
; 0.524 ; LedBlink:inst2|counter[10] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.038 ; 0.646 ;
|
|
+-------+----------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------------+
|
|
; Fast 1200mV 0C Model Minimum Pulse Width: 'FPGA_CLK' ;
|
|
+--------+--------------+----------------+-----------------+----------+------------+----------------------------+
|
|
; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ;
|
|
+--------+--------------+----------------+-----------------+----------+------------+----------------------------+
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[0] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[10] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[11] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[1] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[2] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[3] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[4] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[5] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[6] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[7] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[8] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[9] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|data0[0]~en ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|data0[1]~en ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|data0[1]~reg0 ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|data0[2]~en ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|data0[2]~reg0 ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|data0[4]~en ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|data0[4]~reg0 ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|data0[5]~en ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][0] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][16] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][1] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][2] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][3] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][4] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][5] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][6] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[0][7] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[100][10] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[100][11] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[100][12] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[100][13] ;
|
|
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|
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|
|
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|
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|
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|
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|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
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|
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|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[107][31] ;
|
|
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|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[108][17] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[108][18] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[108][19] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[108][20] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[108][21] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[108][22] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[108][23] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[108][24] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[108][25] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[108][27] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[108][28] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[108][29] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[108][30] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[108][31] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[109][16] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[109][17] ;
|
|
; 19.267 ; 19.451 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst1|memory[109][18] ;
|
|
+--------+--------------+----------------+-----------------+----------+------------+----------------------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------+
|
|
; Setup Times ;
|
|
+-------------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+-------+-------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; 1.836 ; 2.736 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; 1.031 ; 1.849 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; 1.836 ; 2.736 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; 1.354 ; 2.184 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; 1.339 ; 2.169 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; 1.111 ; 1.918 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; 1.294 ; 2.137 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; 1.721 ; 2.594 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; 1.083 ; 1.868 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; 4.427 ; 5.712 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 3.061 ; 4.146 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 3.276 ; 4.470 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 4.427 ; 5.712 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 4.390 ; 5.665 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 3.517 ; 4.639 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 2.712 ; 3.815 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 3.848 ; 5.045 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 4.014 ; 5.225 ; Rise ; FPGA_CLK ;
|
|
; nBL[*] ; FPGA_CLK ; 1.234 ; 1.868 ; Rise ; FPGA_CLK ;
|
|
; nBL[0] ; FPGA_CLK ; 1.081 ; 1.698 ; Rise ; FPGA_CLK ;
|
|
; nBL[1] ; FPGA_CLK ; 1.234 ; 1.868 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; 3.315 ; 3.965 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; 1.461 ; 2.229 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; 7.519 ; 7.524 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------+
|
|
; Hold Times ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; -0.819 ; -1.626 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; -0.819 ; -1.626 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; -1.593 ; -2.478 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; -1.130 ; -1.949 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; -1.115 ; -1.935 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; -0.897 ; -1.694 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; -1.072 ; -1.904 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; -1.483 ; -2.343 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; -0.870 ; -1.645 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; -0.563 ; -1.295 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; -0.601 ; -1.334 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; -0.563 ; -1.295 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; -0.714 ; -1.504 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; -0.649 ; -1.388 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; -0.570 ; -1.309 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; -0.711 ; -1.464 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; -0.587 ; -1.326 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; -0.568 ; -1.307 ; Rise ; FPGA_CLK ;
|
|
; nBL[*] ; FPGA_CLK ; -0.871 ; -1.478 ; Rise ; FPGA_CLK ;
|
|
; nBL[0] ; FPGA_CLK ; -0.871 ; -1.478 ; Rise ; FPGA_CLK ;
|
|
; nBL[1] ; FPGA_CLK ; -1.018 ; -1.641 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; -0.541 ; -1.276 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; -0.630 ; -1.364 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; -0.624 ; -1.363 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------+
|
|
; Clock to Output Times ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 5.225 ; 5.054 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 3.549 ; 3.595 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 3.715 ; 3.787 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 4.221 ; 4.382 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 3.691 ; 3.763 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 4.130 ; 4.272 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 4.121 ; 4.243 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 5.225 ; 5.054 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 3.492 ; 3.548 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 2.972 ; 2.983 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 1.381 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 1.342 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 1.380 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 1.342 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------+
|
|
; Minimum Clock to Output Times ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 3.414 ; 3.465 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 3.469 ; 3.511 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 3.629 ; 3.696 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 4.114 ; 4.267 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 3.606 ; 3.673 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 4.026 ; 4.160 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 4.018 ; 4.133 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 5.139 ; 4.963 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 3.414 ; 3.465 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 2.912 ; 2.925 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 1.151 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 1.111 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 1.150 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 1.111 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Output Enable Times ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 4.088 ; 4.069 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 4.492 ; 4.473 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 4.742 ; 4.723 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 4.982 ; 4.963 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 4.301 ; 4.282 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 4.088 ; 4.069 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 4.114 ; 4.095 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 4.856 ; 4.837 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 4.430 ; 4.411 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Minimum Output Enable Times ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 3.150 ; 3.150 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 3.538 ; 3.538 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 3.779 ; 3.779 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 4.009 ; 4.009 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 3.354 ; 3.354 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 3.150 ; 3.150 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 3.175 ; 3.175 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 3.886 ; 3.886 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 3.478 ; 3.478 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------+
|
|
; Output Disable Times ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 4.165 ; 4.165 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 4.627 ; 4.627 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 4.891 ; 4.891 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 5.139 ; 5.139 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 4.387 ; 4.387 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 4.165 ; 4.165 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 4.191 ; 4.191 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 5.030 ; 5.030 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 4.555 ; 4.555 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------+
|
|
; Minimum Output Disable Times ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 3.223 ; 3.355 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 3.668 ; 3.800 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 3.922 ; 4.054 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 4.160 ; 4.292 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 3.436 ; 3.568 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 3.223 ; 3.355 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 3.248 ; 3.380 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 4.053 ; 4.185 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 3.597 ; 3.729 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
|
|
|
|
---------------------------------------------
|
|
; Fast 1200mV 0C Model Metastability Report ;
|
|
---------------------------------------------
|
|
No synchronizer chains to report.
|
|
|
|
|
|
+------------------------------------------------------------------------------+
|
|
; Multicorner Timing Analysis Summary ;
|
|
+------------------+--------+-------+----------+---------+---------------------+
|
|
; Clock ; Setup ; Hold ; Recovery ; Removal ; Minimum Pulse Width ;
|
|
+------------------+--------+-------+----------+---------+---------------------+
|
|
; Worst-case Slack ; 20.350 ; 0.186 ; N/A ; N/A ; 19.267 ;
|
|
; FPGA_CLK ; 20.350 ; 0.186 ; N/A ; N/A ; 19.267 ;
|
|
; Design-wide TNS ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; 0.0 ;
|
|
; FPGA_CLK ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ;
|
|
+------------------+--------+-------+----------+---------+---------------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------+
|
|
; Setup Times ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; 4.255 ; 4.279 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; 2.200 ; 2.579 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; 4.255 ; 4.279 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; 2.916 ; 3.257 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; 2.940 ; 3.235 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; 2.451 ; 2.736 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; 2.757 ; 3.152 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; 3.819 ; 4.055 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; 2.399 ; 2.705 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; 10.057 ; 9.754 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 7.039 ; 6.985 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.351 ; 7.436 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 10.057 ; 9.754 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 9.945 ; 9.698 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 8.109 ; 7.930 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 6.132 ; 6.329 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 8.876 ; 8.811 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 9.270 ; 9.219 ; Rise ; FPGA_CLK ;
|
|
; nBL[*] ; FPGA_CLK ; 2.537 ; 2.777 ; Rise ; FPGA_CLK ;
|
|
; nBL[0] ; FPGA_CLK ; 2.168 ; 2.442 ; Rise ; FPGA_CLK ;
|
|
; nBL[1] ; FPGA_CLK ; 2.537 ; 2.777 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; 6.683 ; 7.591 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; 3.302 ; 3.603 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; 14.913 ; 15.921 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------+
|
|
; Hold Times ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; -0.819 ; -1.626 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; -0.819 ; -1.626 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; -1.593 ; -2.478 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; -1.130 ; -1.949 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; -1.115 ; -1.935 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; -0.897 ; -1.694 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; -1.072 ; -1.904 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; -1.483 ; -2.343 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; -0.870 ; -1.645 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; -0.563 ; -1.144 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; -0.601 ; -1.226 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; -0.563 ; -1.144 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; -0.714 ; -1.504 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; -0.649 ; -1.388 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; -0.570 ; -1.176 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; -0.711 ; -1.440 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; -0.587 ; -1.204 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; -0.568 ; -1.184 ; Rise ; FPGA_CLK ;
|
|
; nBL[*] ; FPGA_CLK ; -0.871 ; -1.478 ; Rise ; FPGA_CLK ;
|
|
; nBL[0] ; FPGA_CLK ; -0.871 ; -1.478 ; Rise ; FPGA_CLK ;
|
|
; nBL[1] ; FPGA_CLK ; -1.018 ; -1.641 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; -0.541 ; -1.154 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; -0.630 ; -1.364 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; -0.624 ; -1.363 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
|
|
|
|
+----------------------------------------------------------------------------------------------------------+
|
|
; Clock to Output Times ;
|
|
+------------+------------+--------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+--------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 10.042 ; 9.410 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 7.478 ; 7.205 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.814 ; 7.579 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 9.038 ; 8.648 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 7.799 ; 7.547 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 8.850 ; 8.486 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 8.771 ; 8.404 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 10.042 ; 9.410 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.263 ; 7.066 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 5.985 ; 6.095 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+--------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------+
|
|
; Minimum Clock to Output Times ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 3.414 ; 3.465 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 3.469 ; 3.511 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 3.629 ; 3.696 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 4.114 ; 4.267 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 3.606 ; 3.673 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 4.026 ; 4.160 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 4.018 ; 4.133 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 5.139 ; 4.963 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 3.414 ; 3.465 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 2.912 ; 2.925 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 1.151 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 1.111 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 1.150 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 1.111 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Board Trace Model Assignments ;
|
|
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
|
|
; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ;
|
|
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
|
|
; FPGA_LED_1 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; FPGA_LED_2 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; FPGA_LED_3 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[7] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[6] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; ~ALTERA_nCEO~ ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
|
|
|
|
|
|
+----------------------------------------------------------------------------+
|
|
; Input Transition Times ;
|
|
+-------------------------+--------------+-----------------+-----------------+
|
|
; Pin ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ;
|
|
+-------------------------+--------------+-----------------+-----------------+
|
|
; Data[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Data[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Data[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Data[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Data[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Data[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Data[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Data[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; FPGA_CLK ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; nCE ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; nWE ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Address[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Address[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Address[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Address[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; nBL[1] ; 2.5 V ; 2000 ps ; 2000 ps ;
|
|
; nBL[0] ; 2.5 V ; 2000 ps ; 2000 ps ;
|
|
; Address[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Address[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Address[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Address[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; nOE ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; ~ALTERA_ASDO_DATA1~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; ~ALTERA_FLASH_nCE_nCSO~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; ~ALTERA_DATA0~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
+-------------------------+--------------+-----------------+-----------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow Corner Signal Integrity Metrics ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
; FPGA_LED_1 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0671 V ; 0.235 V ; 0.176 V ; 6.85e-10 s ; 6.31e-10 s ; Yes ; No ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0671 V ; 0.235 V ; 0.176 V ; 6.85e-10 s ; 6.31e-10 s ; Yes ; No ;
|
|
; FPGA_LED_2 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ;
|
|
; FPGA_LED_3 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ;
|
|
; Data[7] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ;
|
|
; Data[6] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.08 V ; -0.00526 V ; 0.185 V ; 0.249 V ; 5.8e-09 s ; 4.45e-09 s ; Yes ; Yes ; 3.08 V ; 7.47e-07 V ; 3.08 V ; -0.00526 V ; 0.185 V ; 0.249 V ; 5.8e-09 s ; 4.45e-09 s ; Yes ; Yes ;
|
|
; Data[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ;
|
|
; Data[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ;
|
|
; Data[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ;
|
|
; Data[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ;
|
|
; Data[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ;
|
|
; Data[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ;
|
|
; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 2.58e-07 V ; 3.13 V ; -0.0964 V ; 0.164 V ; 0.127 V ; 3.14e-10 s ; 3.99e-10 s ; Yes ; Yes ; 3.08 V ; 2.58e-07 V ; 3.13 V ; -0.0964 V ; 0.164 V ; 0.127 V ; 3.14e-10 s ; 3.99e-10 s ; Yes ; Yes ;
|
|
; ~ALTERA_nCEO~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fast Corner Signal Integrity Metrics ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
; FPGA_LED_1 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.6 V ; -0.129 V ; 0.303 V ; 0.209 V ; 4.54e-10 s ; 4.11e-10 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.6 V ; -0.129 V ; 0.303 V ; 0.209 V ; 4.54e-10 s ; 4.11e-10 s ; No ; No ;
|
|
; FPGA_LED_2 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ;
|
|
; FPGA_LED_3 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ;
|
|
; Data[7] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ;
|
|
; Data[6] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.48 V ; -0.0176 V ; 0.357 V ; 0.323 V ; 3.9e-09 s ; 3.06e-09 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.48 V ; -0.0176 V ; 0.357 V ; 0.323 V ; 3.9e-09 s ; 3.06e-09 s ; No ; No ;
|
|
; Data[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ;
|
|
; Data[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ;
|
|
; Data[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ;
|
|
; Data[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ;
|
|
; Data[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ;
|
|
; Data[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ;
|
|
; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 6.53e-08 V ; 3.65 V ; -0.246 V ; 0.406 V ; 0.305 V ; 1.57e-10 s ; 2.13e-10 s ; No ; Yes ; 3.46 V ; 6.53e-08 V ; 3.65 V ; -0.246 V ; 0.406 V ; 0.305 V ; 1.57e-10 s ; 2.13e-10 s ; No ; Yes ;
|
|
; ~ALTERA_nCEO~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
|
|
|
|
+-------------------------------------------------------------------+
|
|
; Setup Transfers ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
; FPGA_CLK ; FPGA_CLK ; 116194 ; 0 ; 0 ; 0 ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
|
|
|
|
|
|
+-------------------------------------------------------------------+
|
|
; Hold Transfers ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
; FPGA_CLK ; FPGA_CLK ; 116194 ; 0 ; 0 ; 0 ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
|
|
|
|
|
|
---------------
|
|
; Report TCCS ;
|
|
---------------
|
|
No dedicated SERDES Transmitter circuitry present in device or used in design
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|
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|
---------------
|
|
; Report RSKM ;
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|
---------------
|
|
No non-DPA dedicated SERDES Receiver circuitry present in device or used in design
|
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+-------------------------------------------------+
|
|
; Unconstrained Paths ;
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|
+---------------------------------+-------+-------+
|
|
; Property ; Setup ; Hold ;
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|
+---------------------------------+-------+-------+
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|
; Illegal Clocks ; 0 ; 0 ;
|
|
; Unconstrained Clocks ; 0 ; 0 ;
|
|
; Unconstrained Input Ports ; 21 ; 21 ;
|
|
; Unconstrained Input Port Paths ; 16688 ; 16688 ;
|
|
; Unconstrained Output Ports ; 11 ; 11 ;
|
|
; Unconstrained Output Port Paths ; 19 ; 19 ;
|
|
+---------------------------------+-------+-------+
|
|
|
|
|
|
+------------------------------------+
|
|
; TimeQuest Timing Analyzer Messages ;
|
|
+------------------------------------+
|
|
Info: *******************************************************************
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Info: Running Quartus II 64-Bit TimeQuest Timing Analyzer
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|
Info: Version 13.1.0 Build 162 10/23/2013 SJ Full Version
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Info: Processing started: Thu Mar 14 11:15:39 2024
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|
Info: Command: quartus_sta MainController -c MainController
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|
Info: qsta_default_script.tcl version: #1
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Info (11104): Parallel Compilation has detected 8 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 4 of the 4 physical processors detected instead.
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Info (21077): Core supply voltage is 1.2V
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|
Info (21077): Low junction temperature is 0 degrees C
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Info (21077): High junction temperature is 85 degrees C
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Critical Warning (332012): Synopsys Design Constraints File file not found: 'MainController.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
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|
Info (332142): No user constrained generated clocks found in the design. Calling "derive_pll_clocks -create_base_clocks"
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|
Info (332110): Deriving PLL clocks
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Info (332110): create_clock -period 40.000 -waveform {0.000 20.000} -name FPGA_CLK FPGA_CLK
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|
Info (332110): create_generated_clock -source {inst|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 4 -duty_cycle 50.00 -name {inst|altpll_component|auto_generated|pll1|clk[0]} {inst|altpll_component|auto_generated|pll1|clk[0]}
|
|
Info (332110): create_generated_clock -source {inst|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 8 -duty_cycle 50.00 -name {inst|altpll_component|auto_generated|pll1|clk[1]} {inst|altpll_component|auto_generated|pll1|clk[1]}
|
|
Info (332142): No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0"
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|
Info (332096): The command derive_clocks did not find any clocks to derive. No clocks were created or changed.
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Info (332143): No user constrained clock uncertainty found in the design. Calling "derive_clock_uncertainty"
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Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties.
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Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
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|
Info: Analyzing Slow 1200mV 85C Model
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|
Info (332146): Worst-case setup slack is 20.350
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 20.350 0.000 FPGA_CLK
|
|
Info (332146): Worst-case hold slack is 0.454
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 0.454 0.000 FPGA_CLK
|
|
Info (332140): No Recovery paths to report
|
|
Info (332140): No Removal paths to report
|
|
Info (332146): Worst-case minimum pulse width slack is 19.752
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 19.752 0.000 FPGA_CLK
|
|
Info: Analyzing Slow 1200mV 0C Model
|
|
Info (334003): Started post-fitting delay annotation
|
|
Info (334004): Delay annotation completed successfully
|
|
Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties.
|
|
Info (332146): Worst-case setup slack is 21.115
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 21.115 0.000 FPGA_CLK
|
|
Info (332146): Worst-case hold slack is 0.402
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 0.402 0.000 FPGA_CLK
|
|
Info (332140): No Recovery paths to report
|
|
Info (332140): No Removal paths to report
|
|
Info (332146): Worst-case minimum pulse width slack is 19.746
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 19.746 0.000 FPGA_CLK
|
|
Info: Analyzing Fast 1200mV 0C Model
|
|
Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties.
|
|
Info (332146): Worst-case setup slack is 30.708
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 30.708 0.000 FPGA_CLK
|
|
Info (332146): Worst-case hold slack is 0.186
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 0.186 0.000 FPGA_CLK
|
|
Info (332140): No Recovery paths to report
|
|
Info (332140): No Removal paths to report
|
|
Info (332146): Worst-case minimum pulse width slack is 19.267
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 19.267 0.000 FPGA_CLK
|
|
Info (332102): Design is not fully constrained for setup requirements
|
|
Info (332102): Design is not fully constrained for hold requirements
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Info: Quartus II 64-Bit TimeQuest Timing Analyzer was successful. 0 errors, 1 warning
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Info: Peak virtual memory: 4845 megabytes
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Info: Processing ended: Thu Mar 14 11:15:44 2024
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Info: Elapsed time: 00:00:05
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Info: Total CPU time (on all processors): 00:00:08
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