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TimeQuest Timing Analyzer report for MainController
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Tue Mar 12 17:46:55 2024
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Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
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2. TimeQuest Timing Analyzer Summary
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3. Parallel Compilation
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4. Clocks
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5. Slow 1200mV 85C Model Fmax Summary
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6. Timing Closure Recommendations
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7. Slow 1200mV 85C Model Setup Summary
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8. Slow 1200mV 85C Model Hold Summary
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9. Slow 1200mV 85C Model Recovery Summary
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10. Slow 1200mV 85C Model Removal Summary
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11. Slow 1200mV 85C Model Minimum Pulse Width Summary
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12. Slow 1200mV 85C Model Setup: 'FPGA_CLK'
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13. Slow 1200mV 85C Model Hold: 'FPGA_CLK'
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14. Slow 1200mV 85C Model Minimum Pulse Width: 'FPGA_CLK'
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15. Setup Times
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16. Hold Times
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17. Clock to Output Times
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18. Minimum Clock to Output Times
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19. Output Enable Times
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20. Minimum Output Enable Times
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21. Output Disable Times
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22. Minimum Output Disable Times
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23. Slow 1200mV 85C Model Metastability Report
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24. Slow 1200mV 0C Model Fmax Summary
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25. Slow 1200mV 0C Model Setup Summary
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26. Slow 1200mV 0C Model Hold Summary
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27. Slow 1200mV 0C Model Recovery Summary
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28. Slow 1200mV 0C Model Removal Summary
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29. Slow 1200mV 0C Model Minimum Pulse Width Summary
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30. Slow 1200mV 0C Model Setup: 'FPGA_CLK'
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31. Slow 1200mV 0C Model Hold: 'FPGA_CLK'
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32. Slow 1200mV 0C Model Minimum Pulse Width: 'FPGA_CLK'
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33. Setup Times
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34. Hold Times
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35. Clock to Output Times
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36. Minimum Clock to Output Times
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37. Output Enable Times
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38. Minimum Output Enable Times
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39. Output Disable Times
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40. Minimum Output Disable Times
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41. Slow 1200mV 0C Model Metastability Report
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42. Fast 1200mV 0C Model Setup Summary
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43. Fast 1200mV 0C Model Hold Summary
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44. Fast 1200mV 0C Model Recovery Summary
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45. Fast 1200mV 0C Model Removal Summary
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46. Fast 1200mV 0C Model Minimum Pulse Width Summary
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47. Fast 1200mV 0C Model Setup: 'FPGA_CLK'
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48. Fast 1200mV 0C Model Hold: 'FPGA_CLK'
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49. Fast 1200mV 0C Model Minimum Pulse Width: 'FPGA_CLK'
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50. Setup Times
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51. Hold Times
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52. Clock to Output Times
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53. Minimum Clock to Output Times
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54. Output Enable Times
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55. Minimum Output Enable Times
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56. Output Disable Times
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57. Minimum Output Disable Times
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58. Fast 1200mV 0C Model Metastability Report
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59. Multicorner Timing Analysis Summary
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60. Setup Times
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61. Hold Times
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62. Clock to Output Times
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63. Minimum Clock to Output Times
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64. Board Trace Model Assignments
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65. Input Transition Times
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66. Slow Corner Signal Integrity Metrics
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67. Fast Corner Signal Integrity Metrics
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68. Setup Transfers
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69. Hold Transfers
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70. Report TCCS
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71. Report RSKM
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72. Unconstrained Paths
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73. TimeQuest Timing Analyzer Messages
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; Legal Notice ;
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Copyright (C) 1991-2013 Altera Corporation
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Your use of Altera Corporation's design tools, logic functions
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and other software and tools, and its AMPP partner logic
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|
functions, and any output files from any of the foregoing
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(including device programming or simulation files), and any
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associated documentation or information are expressly subject
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to the terms and conditions of the Altera Program License
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|
Subscription Agreement, Altera MegaCore Function License
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|
Agreement, or other applicable license agreement, including,
|
|
without limitation, that your use is for the sole purpose of
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programming logic devices manufactured by Altera and sold by
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Altera or its authorized distributors. Please refer to the
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applicable agreement for further details.
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+--------------------------------------------------------------------------+
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; TimeQuest Timing Analyzer Summary ;
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+--------------------+-----------------------------------------------------+
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; Quartus II Version ; Version 13.1.0 Build 162 10/23/2013 SJ Full Version ;
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; Revision Name ; MainController ;
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; Device Family ; Cyclone III ;
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; Device Name ; EP3C25Q240C8 ;
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; Timing Models ; Final ;
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; Delay Model ; Combined ;
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; Rise/Fall Delays ; Enabled ;
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+--------------------+-----------------------------------------------------+
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+------------------------------------------+
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; Parallel Compilation ;
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+----------------------------+-------------+
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; Processors ; Number ;
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+----------------------------+-------------+
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; Number detected on machine ; 8 ;
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; Maximum allowed ; 4 ;
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; ; ;
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; Average used ; 1.00 ;
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; Maximum used ; 4 ;
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; ; ;
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; Usage by Processor ; % Time Used ;
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; Processor 1 ; 100.0% ;
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; Processors 2-4 ; < 0.1% ;
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; Processors 5-8 ; 0.0% ;
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+----------------------------+-------------+
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+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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; Clocks ;
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+--------------------------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+----------------------------------------------------+------------------------------------------------------+
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; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ;
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+--------------------------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+----------------------------------------------------+------------------------------------------------------+
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; FPGA_CLK ; Base ; 40.000 ; 25.0 MHz ; 0.000 ; 20.000 ; ; ; ; ; ; ; ; ; ; ; { FPGA_CLK } ;
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; inst|altpll_component|auto_generated|pll1|clk[0] ; Generated ; 10.000 ; 100.0 MHz ; 0.000 ; 5.000 ; 50.00 ; 1 ; 4 ; ; ; ; ; false ; FPGA_CLK ; inst|altpll_component|auto_generated|pll1|inclk[0] ; { inst|altpll_component|auto_generated|pll1|clk[0] } ;
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; inst|altpll_component|auto_generated|pll1|clk[1] ; Generated ; 5.000 ; 200.0 MHz ; 0.000 ; 2.500 ; 50.00 ; 1 ; 8 ; ; ; ; ; false ; FPGA_CLK ; inst|altpll_component|auto_generated|pll1|inclk[0] ; { inst|altpll_component|auto_generated|pll1|clk[1] } ;
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+--------------------------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+----------------------------------------------------+------------------------------------------------------+
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+--------------------------------------------------+
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; Slow 1200mV 85C Model Fmax Summary ;
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+------------+-----------------+------------+------+
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; Fmax ; Restricted Fmax ; Clock Name ; Note ;
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+------------+-----------------+------------+------+
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; 157.16 MHz ; 157.16 MHz ; FPGA_CLK ; ;
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+------------+-----------------+------------+------+
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This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
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; Timing Closure Recommendations ;
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HTML report is unavailable in plain text report export.
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+-------------------------------------+
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; Slow 1200mV 85C Model Setup Summary ;
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+----------+--------+-----------------+
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; Clock ; Slack ; End Point TNS ;
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+----------+--------+-----------------+
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; FPGA_CLK ; 33.637 ; 0.000 ;
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+----------+--------+-----------------+
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+------------------------------------+
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; Slow 1200mV 85C Model Hold Summary ;
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+----------+-------+-----------------+
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; Clock ; Slack ; End Point TNS ;
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+----------+-------+-----------------+
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; FPGA_CLK ; 0.454 ; 0.000 ;
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+----------+-------+-----------------+
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------------------------------------------
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; Slow 1200mV 85C Model Recovery Summary ;
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------------------------------------------
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No paths to report.
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-----------------------------------------
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; Slow 1200mV 85C Model Removal Summary ;
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-----------------------------------------
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No paths to report.
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+---------------------------------------------------+
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; Slow 1200mV 85C Model Minimum Pulse Width Summary ;
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+----------+--------+-------------------------------+
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; Clock ; Slack ; End Point TNS ;
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+----------+--------+-------------------------------+
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; FPGA_CLK ; 19.618 ; 0.000 ;
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+----------+--------+-------------------------------+
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+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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; Slow 1200mV 85C Model Setup: 'FPGA_CLK' ;
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+--------+--------------------------------------------------------------------------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
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; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
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+--------+--------------------------------------------------------------------------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
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; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ;
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; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ;
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; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ;
|
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; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ;
|
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; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ;
|
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; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ;
|
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; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ;
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; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ;
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; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ;
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; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ;
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; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ;
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; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ;
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; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ;
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; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ;
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; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ;
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; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ;
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; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ;
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; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ;
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; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ;
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; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ;
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; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ;
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; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ;
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; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ;
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; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ;
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; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ;
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; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ;
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; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ;
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; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ;
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; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ;
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; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ;
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; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ;
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; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ;
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; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ;
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; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ;
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; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ;
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; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ;
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; 33.931 ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~portb_address_reg0 ; RAM:inst3|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.477 ; 5.593 ;
|
|
; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ;
|
|
; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ;
|
|
; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ;
|
|
; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ;
|
|
; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ;
|
|
; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ;
|
|
; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ;
|
|
; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ;
|
|
; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ;
|
|
; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ;
|
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; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ;
|
|
; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ;
|
|
; 34.070 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.859 ;
|
|
; 34.080 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.849 ;
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|
; 34.081 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.848 ;
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; 34.081 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.848 ;
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; 34.105 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.824 ;
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; 34.107 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.822 ;
|
|
; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ;
|
|
; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ;
|
|
; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ;
|
|
; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ;
|
|
; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ;
|
|
; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ;
|
|
; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ;
|
|
; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ;
|
|
; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ;
|
|
; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ;
|
|
; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ;
|
|
; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ;
|
|
; 34.128 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.801 ;
|
|
; 34.153 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.769 ;
|
|
; 34.153 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.769 ;
|
|
; 34.153 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.769 ;
|
|
; 34.153 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.769 ;
|
|
; 34.153 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.769 ;
|
|
; 34.153 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.769 ;
|
|
; 34.153 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.769 ;
|
|
; 34.153 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.769 ;
|
|
; 34.153 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.769 ;
|
|
; 34.153 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.769 ;
|
|
; 34.153 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.769 ;
|
|
; 34.153 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.769 ;
|
|
; 34.303 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.626 ;
|
|
; 34.319 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.603 ;
|
|
; 34.319 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.603 ;
|
|
; 34.319 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.603 ;
|
|
; 34.319 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.603 ;
|
|
; 34.319 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.603 ;
|
|
; 34.319 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.603 ;
|
|
; 34.319 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.603 ;
|
|
; 34.319 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.603 ;
|
|
; 34.319 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.603 ;
|
|
; 34.319 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.603 ;
|
|
; 34.319 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.603 ;
|
|
; 34.319 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.603 ;
|
|
; 34.356 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.573 ;
|
|
; 34.366 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.563 ;
|
|
; 34.367 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.562 ;
|
|
; 34.367 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.562 ;
|
|
; 34.391 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.538 ;
|
|
; 34.393 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.536 ;
|
|
; 34.414 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.515 ;
|
|
+--------+--------------------------------------------------------------------------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 85C Model Hold: 'FPGA_CLK' ;
|
|
+-------+-----------------------------------+--------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+-----------------------------------+--------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 0.454 ; RAM:inst3|stateMM0.Waiting ; RAM:inst3|stateMM0.Waiting ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 0.746 ;
|
|
; 0.455 ; LedBlink:inst2|ledBuf ; LedBlink:inst2|ledBuf ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 0.746 ;
|
|
; 0.502 ; RAM:inst3|memory_rtl_0_bypass[18] ; RAM:inst3|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 0.794 ;
|
|
; 0.502 ; RAM:inst3|memory_rtl_0_bypass[19] ; RAM:inst3|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 0.794 ;
|
|
; 0.502 ; RAM:inst3|memory_rtl_0_bypass[22] ; RAM:inst3|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 0.794 ;
|
|
; 0.504 ; RAM:inst3|memory_rtl_0_bypass[24] ; RAM:inst3|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 0.796 ;
|
|
; 0.529 ; RAM:inst3|addr[6] ; RAM:inst3|memory_rtl_0_bypass[13] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 0.820 ;
|
|
; 0.643 ; RAM:inst3|memory_rtl_0_bypass[20] ; RAM:inst3|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 0.935 ;
|
|
; 0.644 ; RAM:inst3|memory_rtl_0_bypass[21] ; RAM:inst3|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 0.936 ;
|
|
; 0.695 ; RAM:inst3|ce0Prev ; RAM:inst3|stateMM0.Reading ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 0.987 ;
|
|
; 0.695 ; RAM:inst3|ce0Prev ; RAM:inst3|stateMM0.Writing ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 0.987 ;
|
|
; 0.725 ; RAM:inst3|addr[7] ; RAM:inst3|memory_rtl_0_bypass[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.016 ;
|
|
; 0.741 ; RAM:inst3|memory_rtl_0_bypass[23] ; RAM:inst3|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.033 ;
|
|
; 0.742 ; RAM:inst3|memory_rtl_0_bypass[17] ; RAM:inst3|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.034 ;
|
|
; 0.746 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.037 ;
|
|
; 0.746 ; LedBlink:inst2|counter[7] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.037 ;
|
|
; 0.746 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.037 ;
|
|
; 0.746 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.037 ;
|
|
; 0.747 ; LedBlink:inst2|counter[17] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.038 ;
|
|
; 0.749 ; LedBlink:inst2|counter[2] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.040 ;
|
|
; 0.749 ; LedBlink:inst2|counter[3] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.040 ;
|
|
; 0.749 ; LedBlink:inst2|counter[5] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.040 ;
|
|
; 0.749 ; LedBlink:inst2|counter[10] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.040 ;
|
|
; 0.749 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.040 ;
|
|
; 0.749 ; LedBlink:inst2|counter[23] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.040 ;
|
|
; 0.750 ; LedBlink:inst2|counter[8] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.041 ;
|
|
; 0.750 ; LedBlink:inst2|counter[18] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.041 ;
|
|
; 0.750 ; LedBlink:inst2|counter[19] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.041 ;
|
|
; 0.750 ; LedBlink:inst2|counter[21] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.041 ;
|
|
; 0.752 ; LedBlink:inst2|counter[22] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.043 ;
|
|
; 0.752 ; LedBlink:inst2|counter[20] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.043 ;
|
|
; 0.763 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.054 ;
|
|
; 0.765 ; LedBlink:inst2|counter[12] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.056 ;
|
|
; 0.766 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.057 ;
|
|
; 0.771 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.062 ;
|
|
; 0.773 ; LedBlink:inst2|counter[0] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.064 ;
|
|
; 0.775 ; LedBlink:inst2|counter[4] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.066 ;
|
|
; 0.775 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.066 ;
|
|
; 0.785 ; RAM:inst3|stateMM0.Waiting ; RAM:inst3|stateMM0.Reading ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.077 ;
|
|
; 0.786 ; RAM:inst3|stateMM0.Waiting ; RAM:inst3|stateMM0.Writing ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.078 ;
|
|
; 0.814 ; RAM:inst3|ce0Prev ; RAM:inst3|stateMM0.Waiting ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.080 ; 1.106 ;
|
|
; 0.854 ; RAM:inst3|addr[5] ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_address_reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.483 ; 1.591 ;
|
|
; 0.939 ; RAM:inst3|addr[4] ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_address_reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.483 ; 1.676 ;
|
|
; 1.027 ; RAM:inst3|addr[2] ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_address_reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.483 ; 1.764 ;
|
|
; 1.070 ; RAM:inst3|addr[7] ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_address_reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.483 ; 1.807 ;
|
|
; 1.101 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.392 ;
|
|
; 1.101 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.392 ;
|
|
; 1.101 ; LedBlink:inst2|counter[7] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.392 ;
|
|
; 1.102 ; LedBlink:inst2|counter[17] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.393 ;
|
|
; 1.103 ; LedBlink:inst2|counter[5] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.394 ;
|
|
; 1.103 ; LedBlink:inst2|counter[3] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.394 ;
|
|
; 1.104 ; LedBlink:inst2|counter[21] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.395 ;
|
|
; 1.104 ; LedBlink:inst2|counter[19] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.395 ;
|
|
; 1.104 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.076 ; 1.392 ;
|
|
; 1.110 ; LedBlink:inst2|counter[10] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.401 ;
|
|
; 1.110 ; LedBlink:inst2|counter[2] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.401 ;
|
|
; 1.110 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.401 ;
|
|
; 1.111 ; LedBlink:inst2|counter[0] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.402 ;
|
|
; 1.111 ; LedBlink:inst2|counter[8] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.402 ;
|
|
; 1.111 ; LedBlink:inst2|counter[18] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.402 ;
|
|
; 1.113 ; LedBlink:inst2|counter[22] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.404 ;
|
|
; 1.113 ; LedBlink:inst2|counter[20] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.404 ;
|
|
; 1.117 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.408 ;
|
|
; 1.119 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.410 ;
|
|
; 1.119 ; LedBlink:inst2|counter[2] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.410 ;
|
|
; 1.120 ; LedBlink:inst2|counter[0] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.411 ;
|
|
; 1.120 ; LedBlink:inst2|counter[8] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.411 ;
|
|
; 1.120 ; LedBlink:inst2|counter[18] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.411 ;
|
|
; 1.122 ; LedBlink:inst2|counter[20] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.413 ;
|
|
; 1.122 ; LedBlink:inst2|counter[10] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.076 ; 1.410 ;
|
|
; 1.126 ; LedBlink:inst2|counter[12] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.417 ;
|
|
; 1.126 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.417 ;
|
|
; 1.127 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.418 ;
|
|
; 1.135 ; LedBlink:inst2|counter[12] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.426 ;
|
|
; 1.136 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.427 ;
|
|
; 1.136 ; LedBlink:inst2|counter[4] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.427 ;
|
|
; 1.136 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.427 ;
|
|
; 1.145 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.436 ;
|
|
; 1.145 ; LedBlink:inst2|counter[4] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.436 ;
|
|
; 1.230 ; RAM:inst3|we0Prev ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_we_reg ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.471 ; 1.955 ;
|
|
; 1.232 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.523 ;
|
|
; 1.232 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.523 ;
|
|
; 1.232 ; LedBlink:inst2|counter[7] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.523 ;
|
|
; 1.233 ; LedBlink:inst2|counter[17] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.524 ;
|
|
; 1.234 ; LedBlink:inst2|counter[5] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.525 ;
|
|
; 1.234 ; LedBlink:inst2|counter[3] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.525 ;
|
|
; 1.235 ; LedBlink:inst2|counter[21] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.526 ;
|
|
; 1.235 ; LedBlink:inst2|counter[19] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.526 ;
|
|
; 1.235 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.076 ; 1.523 ;
|
|
; 1.241 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.532 ;
|
|
; 1.241 ; LedBlink:inst2|counter[7] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.532 ;
|
|
; 1.242 ; LedBlink:inst2|counter[17] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.533 ;
|
|
; 1.243 ; LedBlink:inst2|counter[5] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.534 ;
|
|
; 1.243 ; LedBlink:inst2|counter[3] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.534 ;
|
|
; 1.244 ; LedBlink:inst2|counter[19] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.535 ;
|
|
; 1.244 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.076 ; 1.532 ;
|
|
; 1.244 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.076 ; 1.532 ;
|
|
; 1.248 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.539 ;
|
|
; 1.250 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.541 ;
|
|
; 1.250 ; LedBlink:inst2|counter[2] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.079 ; 1.541 ;
|
|
+-------+-----------------------------------+--------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 85C Model Minimum Pulse Width: 'FPGA_CLK' ;
|
|
+--------+--------------+----------------+------------------+----------+------------+--------------------------------------------------------------------------------------------------+
|
|
; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ;
|
|
+--------+--------------+----------------+------------------+----------+------------+--------------------------------------------------------------------------------------------------+
|
|
; 19.618 ; 19.853 ; 0.235 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~portb_address_reg0 ;
|
|
; 19.619 ; 19.854 ; 0.235 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_address_reg0 ;
|
|
; 19.619 ; 19.854 ; 0.235 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_we_reg ;
|
|
; 19.621 ; 19.856 ; 0.235 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_datain_reg0 ;
|
|
; 19.757 ; 19.945 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[12] ;
|
|
; 19.757 ; 19.945 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[13] ;
|
|
; 19.757 ; 19.945 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[14] ;
|
|
; 19.757 ; 19.945 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[15] ;
|
|
; 19.757 ; 19.945 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[16] ;
|
|
; 19.757 ; 19.945 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[17] ;
|
|
; 19.757 ; 19.945 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[18] ;
|
|
; 19.757 ; 19.945 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[19] ;
|
|
; 19.757 ; 19.945 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[20] ;
|
|
; 19.757 ; 19.945 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[21] ;
|
|
; 19.757 ; 19.945 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[22] ;
|
|
; 19.757 ; 19.945 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[23] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[0] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[10] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[11] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[1] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[2] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[3] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[4] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[5] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[6] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[7] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[8] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[9] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|ce0Prev ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[0]~reg0 ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[1]~reg0 ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[2]~reg0 ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[3]~reg0 ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[4]~reg0 ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[5]~reg0 ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[6]~reg0 ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[7]~reg0 ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[0] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[17] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[18] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[19] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[1] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[20] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[21] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[22] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[23] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[24] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[3] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[5] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[7] ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|oe0Prev ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|stateMM0.Reading ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|stateMM0.Waiting ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|stateMM0.Writing ;
|
|
; 19.758 ; 19.946 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|we0Prev ;
|
|
; 19.759 ; 19.947 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[0]~en ;
|
|
; 19.759 ; 19.947 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[1]~en ;
|
|
; 19.759 ; 19.947 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[2]~en ;
|
|
; 19.759 ; 19.947 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[3]~en ;
|
|
; 19.759 ; 19.947 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[4]~en ;
|
|
; 19.759 ; 19.947 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[5]~en ;
|
|
; 19.759 ; 19.947 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[6]~en ;
|
|
; 19.759 ; 19.947 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[7]~en ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|ledBuf ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[0] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[1] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[2] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[3] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[4] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[5] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[6] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[7] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[10] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[11] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[12] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[13] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[14] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[15] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[16] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[2] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[4] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[6] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[8] ;
|
|
; 19.760 ; 19.948 ; 0.188 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[9] ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|ledBuf ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[0] ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[1] ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[2] ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[3] ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[4] ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[5] ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[6] ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[7] ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[10] ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[11] ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[12] ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[13] ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[14] ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[15] ;
|
|
; 19.830 ; 20.050 ; 0.220 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[16] ;
|
|
+--------+--------------+----------------+------------------+----------+------------+--------------------------------------------------------------------------------------------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------+
|
|
; Setup Times ;
|
|
+-------------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+-------+-------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; 4.276 ; 4.467 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; 3.265 ; 3.408 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; 3.595 ; 3.838 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; 3.758 ; 4.009 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; 3.867 ; 4.116 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; 4.197 ; 4.467 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; 4.276 ; 4.446 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; 3.546 ; 3.843 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; 3.041 ; 3.255 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; 2.611 ; 2.949 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 2.367 ; 2.631 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 2.611 ; 2.949 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 2.576 ; 2.925 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 2.580 ; 2.915 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 2.384 ; 2.721 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 2.368 ; 2.710 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 2.314 ; 2.657 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 2.351 ; 2.677 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; 6.739 ; 6.730 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; 5.549 ; 5.716 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; 5.354 ; 5.775 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------+
|
|
; Hold Times ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; -1.818 ; -2.116 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; -1.985 ; -2.228 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; -2.253 ; -2.575 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; -2.425 ; -2.773 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; -2.520 ; -2.839 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; -2.118 ; -2.492 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; -2.399 ; -2.691 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; -2.207 ; -2.527 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; -1.818 ; -2.116 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; -1.154 ; -1.422 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; -1.154 ; -1.422 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; -1.302 ; -1.642 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; -1.611 ; -1.913 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; -1.577 ; -1.881 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; -1.251 ; -1.594 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; -1.257 ; -1.614 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; -1.251 ; -1.595 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; -1.565 ; -1.858 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; -1.930 ; -2.329 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; -2.141 ; -2.437 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; -1.920 ; -2.176 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------+
|
|
; Clock to Output Times ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 9.467 ; 8.950 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 7.009 ; 6.766 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.283 ; 6.997 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 7.398 ; 7.139 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 7.316 ; 7.015 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 8.372 ; 8.094 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 8.254 ; 7.936 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 9.467 ; 8.950 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.543 ; 7.354 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 7.494 ; 7.753 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 2.701 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 2.542 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 2.700 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 2.541 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------+
|
|
; Minimum Clock to Output Times ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 6.845 ; 6.608 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 6.845 ; 6.608 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.110 ; 6.830 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 7.219 ; 6.966 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 7.141 ; 6.848 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 8.154 ; 7.882 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 8.040 ; 7.730 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 9.294 ; 8.778 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.358 ; 7.172 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 7.306 ; 7.558 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 2.230 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 2.073 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 2.229 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 2.072 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Output Enable Times ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 7.139 ; 7.139 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 7.139 ; 7.139 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.496 ; 7.496 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 7.439 ; 7.439 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 7.482 ; 7.482 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 8.096 ; 8.096 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 8.123 ; 8.123 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 7.745 ; 7.745 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.864 ; 7.864 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Minimum Output Enable Times ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 6.449 ; 6.495 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 6.449 ; 6.495 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 6.792 ; 6.838 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 6.738 ; 6.784 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 6.779 ; 6.825 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 7.367 ; 7.413 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 7.394 ; 7.440 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 7.031 ; 7.077 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.145 ; 7.191 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------+
|
|
; Output Disable Times ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 6.753 ; 7.013 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 6.753 ; 7.013 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.029 ; 7.289 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 6.990 ; 7.250 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 7.010 ; 7.270 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 7.705 ; 7.965 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 7.724 ; 7.984 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 7.386 ; 7.646 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.419 ; 7.679 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------+
|
|
; Minimum Output Disable Times ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 6.328 ; 6.328 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 6.328 ; 6.328 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 6.593 ; 6.593 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 6.556 ; 6.556 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 6.575 ; 6.575 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 7.241 ; 7.241 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 7.260 ; 7.260 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 6.935 ; 6.935 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 6.967 ; 6.967 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
|
|
|
|
----------------------------------------------
|
|
; Slow 1200mV 85C Model Metastability Report ;
|
|
----------------------------------------------
|
|
No synchronizer chains to report.
|
|
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|
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|
+--------------------------------------------------+
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|
; Slow 1200mV 0C Model Fmax Summary ;
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|
+------------+-----------------+------------+------+
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|
; Fmax ; Restricted Fmax ; Clock Name ; Note ;
|
|
+------------+-----------------+------------+------+
|
|
; 169.32 MHz ; 169.32 MHz ; FPGA_CLK ; ;
|
|
+------------+-----------------+------------+------+
|
|
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
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+------------------------------------+
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|
; Slow 1200mV 0C Model Setup Summary ;
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+----------+--------+----------------+
|
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; Clock ; Slack ; End Point TNS ;
|
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+----------+--------+----------------+
|
|
; FPGA_CLK ; 34.094 ; 0.000 ;
|
|
+----------+--------+----------------+
|
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|
|
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+-----------------------------------+
|
|
; Slow 1200mV 0C Model Hold Summary ;
|
|
+----------+-------+----------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+----------+-------+----------------+
|
|
; FPGA_CLK ; 0.402 ; 0.000 ;
|
|
+----------+-------+----------------+
|
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|
|
|
-----------------------------------------
|
|
; Slow 1200mV 0C Model Recovery Summary ;
|
|
-----------------------------------------
|
|
No paths to report.
|
|
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|
----------------------------------------
|
|
; Slow 1200mV 0C Model Removal Summary ;
|
|
----------------------------------------
|
|
No paths to report.
|
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|
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+--------------------------------------------------+
|
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; Slow 1200mV 0C Model Minimum Pulse Width Summary ;
|
|
+----------+--------+------------------------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+----------+--------+------------------------------+
|
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; FPGA_CLK ; 19.600 ; 0.000 ;
|
|
+----------+--------+------------------------------+
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+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 0C Model Setup: 'FPGA_CLK' ;
|
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+--------+--------------------------------------------------------------------------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
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; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+--------+--------------------------------------------------------------------------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ;
|
|
; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ;
|
|
; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ;
|
|
; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ;
|
|
; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ;
|
|
; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ;
|
|
; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ;
|
|
; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ;
|
|
; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ;
|
|
; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ;
|
|
; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ;
|
|
; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ;
|
|
; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ;
|
|
; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ;
|
|
; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ;
|
|
; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ;
|
|
; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ;
|
|
; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ;
|
|
; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ;
|
|
; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ;
|
|
; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ;
|
|
; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ;
|
|
; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ;
|
|
; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ;
|
|
; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ;
|
|
; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ;
|
|
; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ;
|
|
; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ;
|
|
; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ;
|
|
; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ;
|
|
; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ;
|
|
; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ;
|
|
; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ;
|
|
; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ;
|
|
; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ;
|
|
; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ;
|
|
; 34.338 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.599 ;
|
|
; 34.343 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.594 ;
|
|
; 34.343 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.594 ;
|
|
; 34.344 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.593 ;
|
|
; 34.363 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.574 ;
|
|
; 34.365 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.572 ;
|
|
; 34.375 ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~portb_address_reg0 ; RAM:inst3|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.421 ; 5.206 ;
|
|
; 34.378 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.553 ;
|
|
; 34.378 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.553 ;
|
|
; 34.378 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.553 ;
|
|
; 34.378 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.553 ;
|
|
; 34.378 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.553 ;
|
|
; 34.378 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.553 ;
|
|
; 34.378 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.553 ;
|
|
; 34.378 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.553 ;
|
|
; 34.378 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.553 ;
|
|
; 34.378 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.553 ;
|
|
; 34.378 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.553 ;
|
|
; 34.378 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.553 ;
|
|
; 34.382 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.555 ;
|
|
; 34.520 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.411 ;
|
|
; 34.520 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.411 ;
|
|
; 34.520 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.411 ;
|
|
; 34.520 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.411 ;
|
|
; 34.520 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.411 ;
|
|
; 34.520 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.411 ;
|
|
; 34.520 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.411 ;
|
|
; 34.520 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.411 ;
|
|
; 34.520 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.411 ;
|
|
; 34.520 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.411 ;
|
|
; 34.520 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.411 ;
|
|
; 34.520 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.411 ;
|
|
; 34.535 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.396 ;
|
|
; 34.535 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.396 ;
|
|
; 34.535 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.396 ;
|
|
; 34.535 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.396 ;
|
|
; 34.535 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.396 ;
|
|
; 34.535 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.396 ;
|
|
; 34.535 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.396 ;
|
|
; 34.535 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.396 ;
|
|
; 34.535 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.396 ;
|
|
; 34.535 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.396 ;
|
|
; 34.535 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.396 ;
|
|
; 34.535 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.396 ;
|
|
; 34.551 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.386 ;
|
|
; 34.600 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.337 ;
|
|
; 34.605 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.332 ;
|
|
; 34.605 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.332 ;
|
|
; 34.606 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.331 ;
|
|
; 34.625 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.312 ;
|
|
; 34.627 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.310 ;
|
|
; 34.644 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.293 ;
|
|
; 34.684 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.247 ;
|
|
; 34.684 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.247 ;
|
|
; 34.684 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.247 ;
|
|
; 34.684 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.247 ;
|
|
; 34.684 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.247 ;
|
|
; 34.684 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.247 ;
|
|
; 34.684 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.247 ;
|
|
; 34.684 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.247 ;
|
|
; 34.684 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.247 ;
|
|
; 34.684 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.247 ;
|
|
; 34.684 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.247 ;
|
|
; 34.684 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.071 ; 5.247 ;
|
|
+--------+--------------------------------------------------------------------------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 0C Model Hold: 'FPGA_CLK' ;
|
|
+-------+-----------------------------------+--------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+-----------------------------------+--------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 0.402 ; RAM:inst3|stateMM0.Waiting ; RAM:inst3|stateMM0.Waiting ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.669 ;
|
|
; 0.404 ; LedBlink:inst2|ledBuf ; LedBlink:inst2|ledBuf ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.070 ; 0.669 ;
|
|
; 0.470 ; RAM:inst3|memory_rtl_0_bypass[18] ; RAM:inst3|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.737 ;
|
|
; 0.470 ; RAM:inst3|memory_rtl_0_bypass[19] ; RAM:inst3|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.737 ;
|
|
; 0.470 ; RAM:inst3|memory_rtl_0_bypass[22] ; RAM:inst3|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.737 ;
|
|
; 0.472 ; RAM:inst3|memory_rtl_0_bypass[24] ; RAM:inst3|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.739 ;
|
|
; 0.494 ; RAM:inst3|addr[6] ; RAM:inst3|memory_rtl_0_bypass[13] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.760 ;
|
|
; 0.599 ; RAM:inst3|memory_rtl_0_bypass[20] ; RAM:inst3|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.866 ;
|
|
; 0.600 ; RAM:inst3|memory_rtl_0_bypass[21] ; RAM:inst3|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.867 ;
|
|
; 0.648 ; RAM:inst3|ce0Prev ; RAM:inst3|stateMM0.Writing ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.915 ;
|
|
; 0.650 ; RAM:inst3|ce0Prev ; RAM:inst3|stateMM0.Reading ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.917 ;
|
|
; 0.670 ; RAM:inst3|addr[7] ; RAM:inst3|memory_rtl_0_bypass[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.936 ;
|
|
; 0.687 ; RAM:inst3|memory_rtl_0_bypass[23] ; RAM:inst3|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.954 ;
|
|
; 0.688 ; RAM:inst3|memory_rtl_0_bypass[17] ; RAM:inst3|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 0.955 ;
|
|
; 0.693 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.959 ;
|
|
; 0.694 ; LedBlink:inst2|counter[7] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.960 ;
|
|
; 0.694 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.960 ;
|
|
; 0.695 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.961 ;
|
|
; 0.695 ; LedBlink:inst2|counter[2] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.961 ;
|
|
; 0.696 ; LedBlink:inst2|counter[5] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.962 ;
|
|
; 0.696 ; LedBlink:inst2|counter[17] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.962 ;
|
|
; 0.697 ; LedBlink:inst2|counter[3] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.963 ;
|
|
; 0.697 ; LedBlink:inst2|counter[21] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.963 ;
|
|
; 0.697 ; LedBlink:inst2|counter[23] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.963 ;
|
|
; 0.698 ; LedBlink:inst2|counter[8] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.964 ;
|
|
; 0.698 ; LedBlink:inst2|counter[18] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.964 ;
|
|
; 0.698 ; LedBlink:inst2|counter[19] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.964 ;
|
|
; 0.699 ; LedBlink:inst2|counter[10] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.965 ;
|
|
; 0.699 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.965 ;
|
|
; 0.701 ; LedBlink:inst2|counter[22] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.967 ;
|
|
; 0.701 ; LedBlink:inst2|counter[20] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.967 ;
|
|
; 0.708 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.974 ;
|
|
; 0.711 ; LedBlink:inst2|counter[12] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.977 ;
|
|
; 0.713 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.979 ;
|
|
; 0.714 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.980 ;
|
|
; 0.721 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.987 ;
|
|
; 0.722 ; LedBlink:inst2|counter[4] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.988 ;
|
|
; 0.724 ; LedBlink:inst2|counter[0] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 0.990 ;
|
|
; 0.741 ; RAM:inst3|stateMM0.Waiting ; RAM:inst3|stateMM0.Reading ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 1.008 ;
|
|
; 0.742 ; RAM:inst3|stateMM0.Waiting ; RAM:inst3|stateMM0.Writing ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 1.009 ;
|
|
; 0.760 ; RAM:inst3|ce0Prev ; RAM:inst3|stateMM0.Waiting ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.072 ; 1.027 ;
|
|
; 0.795 ; RAM:inst3|addr[5] ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_address_reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.427 ; 1.452 ;
|
|
; 0.869 ; RAM:inst3|addr[4] ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_address_reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.427 ; 1.526 ;
|
|
; 0.933 ; RAM:inst3|addr[2] ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_address_reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.427 ; 1.590 ;
|
|
; 0.985 ; RAM:inst3|addr[7] ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_address_reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.427 ; 1.642 ;
|
|
; 1.014 ; LedBlink:inst2|counter[2] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.280 ;
|
|
; 1.015 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.281 ;
|
|
; 1.016 ; LedBlink:inst2|counter[7] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.282 ;
|
|
; 1.017 ; LedBlink:inst2|counter[8] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.283 ;
|
|
; 1.017 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.283 ;
|
|
; 1.017 ; LedBlink:inst2|counter[18] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.283 ;
|
|
; 1.018 ; LedBlink:inst2|counter[0] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.284 ;
|
|
; 1.018 ; LedBlink:inst2|counter[17] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.284 ;
|
|
; 1.018 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.069 ; 1.282 ;
|
|
; 1.018 ; LedBlink:inst2|counter[10] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.284 ;
|
|
; 1.018 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.284 ;
|
|
; 1.020 ; LedBlink:inst2|counter[5] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.286 ;
|
|
; 1.020 ; LedBlink:inst2|counter[22] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.286 ;
|
|
; 1.020 ; LedBlink:inst2|counter[20] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.286 ;
|
|
; 1.021 ; LedBlink:inst2|counter[21] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.287 ;
|
|
; 1.021 ; LedBlink:inst2|counter[3] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.287 ;
|
|
; 1.022 ; LedBlink:inst2|counter[19] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.288 ;
|
|
; 1.028 ; LedBlink:inst2|counter[12] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.294 ;
|
|
; 1.029 ; LedBlink:inst2|counter[2] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.295 ;
|
|
; 1.030 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.296 ;
|
|
; 1.032 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.298 ;
|
|
; 1.032 ; LedBlink:inst2|counter[8] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.298 ;
|
|
; 1.032 ; LedBlink:inst2|counter[18] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.298 ;
|
|
; 1.033 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.299 ;
|
|
; 1.034 ; LedBlink:inst2|counter[0] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.300 ;
|
|
; 1.035 ; LedBlink:inst2|counter[10] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.069 ; 1.299 ;
|
|
; 1.035 ; LedBlink:inst2|counter[20] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.301 ;
|
|
; 1.036 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.302 ;
|
|
; 1.040 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.306 ;
|
|
; 1.041 ; LedBlink:inst2|counter[4] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.307 ;
|
|
; 1.045 ; LedBlink:inst2|counter[12] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.311 ;
|
|
; 1.047 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.313 ;
|
|
; 1.055 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.321 ;
|
|
; 1.056 ; LedBlink:inst2|counter[4] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.322 ;
|
|
; 1.111 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.377 ;
|
|
; 1.113 ; LedBlink:inst2|counter[7] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.379 ;
|
|
; 1.113 ; RAM:inst3|we0Prev ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_we_reg ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.416 ; 1.759 ;
|
|
; 1.115 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.069 ; 1.379 ;
|
|
; 1.115 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.381 ;
|
|
; 1.115 ; LedBlink:inst2|counter[17] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.381 ;
|
|
; 1.117 ; LedBlink:inst2|counter[5] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.383 ;
|
|
; 1.117 ; LedBlink:inst2|counter[3] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.383 ;
|
|
; 1.119 ; LedBlink:inst2|counter[19] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.385 ;
|
|
; 1.119 ; LedBlink:inst2|counter[21] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.385 ;
|
|
; 1.126 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.392 ;
|
|
; 1.131 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.397 ;
|
|
; 1.136 ; LedBlink:inst2|counter[2] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.402 ;
|
|
; 1.138 ; LedBlink:inst2|counter[7] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.404 ;
|
|
; 1.139 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.405 ;
|
|
; 1.139 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.069 ; 1.403 ;
|
|
; 1.139 ; LedBlink:inst2|counter[8] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.405 ;
|
|
; 1.139 ; LedBlink:inst2|counter[18] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.405 ;
|
|
; 1.140 ; LedBlink:inst2|counter[17] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.406 ;
|
|
; 1.140 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.071 ; 1.406 ;
|
|
; 1.140 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.069 ; 1.404 ;
|
|
+-------+-----------------------------------+--------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 0C Model Minimum Pulse Width: 'FPGA_CLK' ;
|
|
+--------+--------------+----------------+------------------+----------+------------+--------------------------------------------------------------------------------------------------+
|
|
; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ;
|
|
+--------+--------------+----------------+------------------+----------+------------+--------------------------------------------------------------------------------------------------+
|
|
; 19.600 ; 19.830 ; 0.230 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~portb_address_reg0 ;
|
|
; 19.602 ; 19.832 ; 0.230 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_address_reg0 ;
|
|
; 19.602 ; 19.832 ; 0.230 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_we_reg ;
|
|
; 19.604 ; 19.834 ; 0.230 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_datain_reg0 ;
|
|
; 19.752 ; 19.936 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[0] ;
|
|
; 19.752 ; 19.936 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[10] ;
|
|
; 19.752 ; 19.936 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[11] ;
|
|
; 19.752 ; 19.936 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[1] ;
|
|
; 19.752 ; 19.936 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[2] ;
|
|
; 19.752 ; 19.936 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[3] ;
|
|
; 19.752 ; 19.936 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[4] ;
|
|
; 19.752 ; 19.936 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[5] ;
|
|
; 19.752 ; 19.936 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[6] ;
|
|
; 19.752 ; 19.936 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[7] ;
|
|
; 19.752 ; 19.936 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[8] ;
|
|
; 19.752 ; 19.936 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[9] ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|ce0Prev ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[0]~reg0 ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[1]~reg0 ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[2]~reg0 ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[3]~reg0 ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[4]~reg0 ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[5]~reg0 ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[6]~reg0 ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[7]~reg0 ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[0] ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[17] ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[18] ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[19] ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[1] ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[20] ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[21] ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[22] ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[23] ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[24] ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[3] ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[5] ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[7] ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|oe0Prev ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|stateMM0.Reading ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|stateMM0.Waiting ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|stateMM0.Writing ;
|
|
; 19.753 ; 19.937 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|we0Prev ;
|
|
; 19.754 ; 19.938 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[0]~en ;
|
|
; 19.754 ; 19.938 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[1]~en ;
|
|
; 19.754 ; 19.938 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[2]~en ;
|
|
; 19.754 ; 19.938 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[3]~en ;
|
|
; 19.754 ; 19.938 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[4]~en ;
|
|
; 19.754 ; 19.938 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[5]~en ;
|
|
; 19.754 ; 19.938 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[6]~en ;
|
|
; 19.754 ; 19.938 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[7]~en ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[12] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[13] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[14] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[15] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[16] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[17] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[18] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[19] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[20] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[21] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[22] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[23] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[0] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[1] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[2] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[3] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[4] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[5] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[6] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[7] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[13] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[14] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[15] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[16] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[2] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[4] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[6] ;
|
|
; 19.755 ; 19.939 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[8] ;
|
|
; 19.756 ; 19.940 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|ledBuf ;
|
|
; 19.756 ; 19.940 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[10] ;
|
|
; 19.756 ; 19.940 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[11] ;
|
|
; 19.756 ; 19.940 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[12] ;
|
|
; 19.756 ; 19.940 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[9] ;
|
|
; 19.830 ; 19.830 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; 19.830 ; 19.830 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; 19.830 ; 19.830 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst|altpll_component|auto_generated|pll1|observablevcoout ;
|
|
; 19.840 ; 20.056 ; 0.216 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[10] ;
|
|
; 19.840 ; 20.056 ; 0.216 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[11] ;
|
|
; 19.840 ; 20.056 ; 0.216 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[12] ;
|
|
; 19.840 ; 20.056 ; 0.216 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[9] ;
|
|
; 19.841 ; 20.057 ; 0.216 ; High Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|ledBuf ;
|
|
; 19.841 ; 20.057 ; 0.216 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[0] ;
|
|
; 19.841 ; 20.057 ; 0.216 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[1] ;
|
|
; 19.841 ; 20.057 ; 0.216 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[2] ;
|
|
; 19.841 ; 20.057 ; 0.216 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[3] ;
|
|
; 19.841 ; 20.057 ; 0.216 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[4] ;
|
|
; 19.841 ; 20.057 ; 0.216 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[5] ;
|
|
; 19.841 ; 20.057 ; 0.216 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[6] ;
|
|
; 19.841 ; 20.057 ; 0.216 ; High Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[7] ;
|
|
+--------+--------------+----------------+------------------+----------+------------+--------------------------------------------------------------------------------------------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------+
|
|
; Setup Times ;
|
|
+-------------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+-------+-------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; 3.960 ; 3.902 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; 3.040 ; 2.981 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; 3.344 ; 3.351 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; 3.512 ; 3.513 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; 3.597 ; 3.603 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; 3.884 ; 3.902 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; 3.960 ; 3.872 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; 3.246 ; 3.353 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; 2.840 ; 2.829 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; 2.350 ; 2.536 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 2.128 ; 2.251 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 2.350 ; 2.536 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 2.317 ; 2.512 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 2.324 ; 2.513 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 2.143 ; 2.310 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 2.135 ; 2.330 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 2.075 ; 2.264 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 2.120 ; 2.274 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; 6.299 ; 5.970 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; 5.164 ; 5.023 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; 4.823 ; 5.232 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------+
|
|
; Hold Times ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; -1.650 ; -1.774 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; -1.802 ; -1.900 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; -2.045 ; -2.196 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; -2.218 ; -2.386 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; -2.299 ; -2.434 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; -1.924 ; -2.131 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; -2.182 ; -2.322 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; -1.996 ; -2.165 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; -1.650 ; -1.774 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; -1.059 ; -1.193 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; -1.059 ; -1.193 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; -1.183 ; -1.385 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; -1.484 ; -1.629 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; -1.439 ; -1.610 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; -1.132 ; -1.340 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; -1.142 ; -1.382 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; -1.133 ; -1.352 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; -1.440 ; -1.576 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; -1.733 ; -1.984 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; -1.944 ; -2.061 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; -1.723 ; -1.852 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------+
|
|
; Clock to Output Times ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 9.162 ; 8.528 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 6.717 ; 6.373 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 6.992 ; 6.576 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 7.083 ; 6.723 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 7.019 ; 6.593 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 8.019 ; 7.595 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 7.909 ; 7.430 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 9.162 ; 8.528 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.215 ; 6.910 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 7.022 ; 7.427 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------+
|
|
; Minimum Clock to Output Times ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 6.567 ; 6.233 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 6.567 ; 6.233 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 6.832 ; 6.428 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 6.919 ; 6.569 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 6.858 ; 6.444 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 7.817 ; 7.405 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 7.711 ; 7.247 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 9.003 ; 8.375 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.045 ; 6.747 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 6.856 ; 7.249 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 2.424 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 2.247 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 2.424 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 2.247 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Output Enable Times ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 6.481 ; 6.481 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 6.481 ; 6.481 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 6.835 ; 6.835 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 6.782 ; 6.782 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 6.820 ; 6.820 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 7.396 ; 7.396 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 7.422 ; 7.422 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 7.064 ; 7.064 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.206 ; 7.206 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Minimum Output Enable Times ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 6.016 ; 6.016 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 6.016 ; 6.016 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 6.357 ; 6.357 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 6.305 ; 6.305 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 6.342 ; 6.342 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 6.895 ; 6.895 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 6.919 ; 6.919 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 6.575 ; 6.575 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 6.711 ; 6.711 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------+
|
|
; Output Disable Times ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 6.160 ; 6.259 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 6.160 ; 6.259 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 6.403 ; 6.502 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 6.370 ; 6.469 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 6.392 ; 6.491 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 7.006 ; 7.105 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 7.026 ; 7.125 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 6.733 ; 6.832 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 6.752 ; 6.851 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------+
|
|
; Minimum Output Disable Times ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 5.803 ; 5.934 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 5.803 ; 5.934 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 6.037 ; 6.168 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 6.005 ; 6.136 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 6.026 ; 6.157 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 6.615 ; 6.746 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 6.634 ; 6.765 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 6.353 ; 6.484 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 6.371 ; 6.502 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
|
|
|
|
---------------------------------------------
|
|
; Slow 1200mV 0C Model Metastability Report ;
|
|
---------------------------------------------
|
|
No synchronizer chains to report.
|
|
|
|
|
|
+------------------------------------+
|
|
; Fast 1200mV 0C Model Setup Summary ;
|
|
+----------+--------+----------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+----------+--------+----------------+
|
|
; FPGA_CLK ; 37.258 ; 0.000 ;
|
|
+----------+--------+----------------+
|
|
|
|
|
|
+-----------------------------------+
|
|
; Fast 1200mV 0C Model Hold Summary ;
|
|
+----------+-------+----------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+----------+-------+----------------+
|
|
; FPGA_CLK ; 0.186 ; 0.000 ;
|
|
+----------+-------+----------------+
|
|
|
|
|
|
-----------------------------------------
|
|
; Fast 1200mV 0C Model Recovery Summary ;
|
|
-----------------------------------------
|
|
No paths to report.
|
|
|
|
|
|
----------------------------------------
|
|
; Fast 1200mV 0C Model Removal Summary ;
|
|
----------------------------------------
|
|
No paths to report.
|
|
|
|
|
|
+--------------------------------------------------+
|
|
; Fast 1200mV 0C Model Minimum Pulse Width Summary ;
|
|
+----------+--------+------------------------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+----------+--------+------------------------------+
|
|
; FPGA_CLK ; 19.206 ; 0.000 ;
|
|
+----------+--------+------------------------------+
|
|
|
|
|
|
+----------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fast 1200mV 0C Model Setup: 'FPGA_CLK' ;
|
|
+--------+----------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+--------+----------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 37.258 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.695 ;
|
|
; 37.258 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.695 ;
|
|
; 37.258 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.695 ;
|
|
; 37.258 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.695 ;
|
|
; 37.258 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.695 ;
|
|
; 37.258 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.695 ;
|
|
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|
|
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|
|
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|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
; 37.354 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.604 ;
|
|
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|
|
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|
|
; 37.358 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.595 ;
|
|
; 37.358 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.595 ;
|
|
; 37.358 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.595 ;
|
|
; 37.358 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.595 ;
|
|
; 37.358 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.595 ;
|
|
; 37.358 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.595 ;
|
|
; 37.358 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.595 ;
|
|
; 37.358 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.595 ;
|
|
; 37.358 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.595 ;
|
|
; 37.358 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.595 ;
|
|
; 37.362 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.596 ;
|
|
; 37.363 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.595 ;
|
|
; 37.363 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.595 ;
|
|
; 37.366 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.592 ;
|
|
; 37.415 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.536 ;
|
|
; 37.415 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.536 ;
|
|
; 37.415 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.536 ;
|
|
; 37.415 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.536 ;
|
|
; 37.415 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.536 ;
|
|
; 37.415 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.536 ;
|
|
; 37.415 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.536 ;
|
|
; 37.415 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.536 ;
|
|
; 37.415 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.536 ;
|
|
; 37.415 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.536 ;
|
|
; 37.415 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.536 ;
|
|
; 37.415 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.536 ;
|
|
; 37.445 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.513 ;
|
|
; 37.490 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.468 ;
|
|
; 37.494 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.464 ;
|
|
; 37.495 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.463 ;
|
|
; 37.503 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.448 ;
|
|
; 37.503 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.448 ;
|
|
; 37.503 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.448 ;
|
|
; 37.503 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.448 ;
|
|
; 37.503 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.448 ;
|
|
; 37.503 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.448 ;
|
|
; 37.503 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.448 ;
|
|
; 37.503 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.448 ;
|
|
; 37.503 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.448 ;
|
|
; 37.503 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.448 ;
|
|
; 37.503 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.448 ;
|
|
; 37.503 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.448 ;
|
|
; 37.503 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.455 ;
|
|
; 37.504 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.447 ;
|
|
; 37.504 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.447 ;
|
|
; 37.504 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.447 ;
|
|
; 37.504 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.447 ;
|
|
; 37.504 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.447 ;
|
|
; 37.504 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.447 ;
|
|
; 37.504 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.447 ;
|
|
; 37.504 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.447 ;
|
|
; 37.504 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.447 ;
|
|
; 37.504 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.447 ;
|
|
; 37.504 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.447 ;
|
|
; 37.504 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.447 ;
|
|
; 37.504 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.454 ;
|
|
; 37.504 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.454 ;
|
|
; 37.507 ; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.451 ;
|
|
; 37.524 ; RAM:inst3|memory_rtl_0_bypass[8] ; RAM:inst3|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.434 ;
|
|
; 37.528 ; RAM:inst3|memory_rtl_0_bypass[8] ; RAM:inst3|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.430 ;
|
|
; 37.529 ; RAM:inst3|memory_rtl_0_bypass[8] ; RAM:inst3|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.429 ;
|
|
; 37.537 ; RAM:inst3|memory_rtl_0_bypass[8] ; RAM:inst3|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.421 ;
|
|
; 37.538 ; RAM:inst3|memory_rtl_0_bypass[8] ; RAM:inst3|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.420 ;
|
|
; 37.538 ; RAM:inst3|memory_rtl_0_bypass[8] ; RAM:inst3|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.420 ;
|
|
; 37.541 ; RAM:inst3|memory_rtl_0_bypass[8] ; RAM:inst3|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.029 ; 2.417 ;
|
|
; 37.586 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.365 ;
|
|
; 37.586 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.365 ;
|
|
; 37.586 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.365 ;
|
|
; 37.586 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.365 ;
|
|
; 37.586 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.365 ;
|
|
; 37.586 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.036 ; 2.365 ;
|
|
+--------+----------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fast 1200mV 0C Model Hold: 'FPGA_CLK' ;
|
|
+-------+-----------------------------------+--------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+-----------------------------------+--------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 0.186 ; RAM:inst3|stateMM0.Waiting ; RAM:inst3|stateMM0.Waiting ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.037 ; 0.307 ;
|
|
; 0.187 ; LedBlink:inst2|ledBuf ; LedBlink:inst2|ledBuf ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.307 ;
|
|
; 0.193 ; RAM:inst3|memory_rtl_0_bypass[18] ; RAM:inst3|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.313 ;
|
|
; 0.194 ; RAM:inst3|memory_rtl_0_bypass[19] ; RAM:inst3|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.314 ;
|
|
; 0.194 ; RAM:inst3|memory_rtl_0_bypass[22] ; RAM:inst3|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.314 ;
|
|
; 0.196 ; RAM:inst3|memory_rtl_0_bypass[24] ; RAM:inst3|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.316 ;
|
|
; 0.206 ; RAM:inst3|addr[6] ; RAM:inst3|memory_rtl_0_bypass[13] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.326 ;
|
|
; 0.253 ; RAM:inst3|memory_rtl_0_bypass[20] ; RAM:inst3|data0[3]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.373 ;
|
|
; 0.253 ; RAM:inst3|memory_rtl_0_bypass[21] ; RAM:inst3|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.373 ;
|
|
; 0.278 ; RAM:inst3|ce0Prev ; RAM:inst3|stateMM0.Reading ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.037 ; 0.399 ;
|
|
; 0.278 ; RAM:inst3|ce0Prev ; RAM:inst3|stateMM0.Writing ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.037 ; 0.399 ;
|
|
; 0.280 ; RAM:inst3|addr[7] ; RAM:inst3|memory_rtl_0_bypass[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.400 ;
|
|
; 0.294 ; RAM:inst3|memory_rtl_0_bypass[23] ; RAM:inst3|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.414 ;
|
|
; 0.296 ; RAM:inst3|memory_rtl_0_bypass[17] ; RAM:inst3|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.416 ;
|
|
; 0.297 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.417 ;
|
|
; 0.297 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.417 ;
|
|
; 0.298 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.418 ;
|
|
; 0.298 ; LedBlink:inst2|counter[2] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.418 ;
|
|
; 0.298 ; LedBlink:inst2|counter[5] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.418 ;
|
|
; 0.298 ; LedBlink:inst2|counter[7] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.418 ;
|
|
; 0.299 ; LedBlink:inst2|counter[3] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.419 ;
|
|
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|
|
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|
|
; 0.299 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.419 ;
|
|
; 0.299 ; LedBlink:inst2|counter[17] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.419 ;
|
|
; 0.299 ; LedBlink:inst2|counter[18] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.419 ;
|
|
; 0.299 ; LedBlink:inst2|counter[19] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.419 ;
|
|
; 0.299 ; LedBlink:inst2|counter[21] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.419 ;
|
|
; 0.299 ; LedBlink:inst2|counter[23] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.419 ;
|
|
; 0.300 ; LedBlink:inst2|counter[22] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.420 ;
|
|
; 0.301 ; LedBlink:inst2|counter[20] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.421 ;
|
|
; 0.305 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.425 ;
|
|
; 0.306 ; LedBlink:inst2|counter[12] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.426 ;
|
|
; 0.307 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.427 ;
|
|
; 0.309 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.429 ;
|
|
; 0.311 ; LedBlink:inst2|counter[0] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.431 ;
|
|
; 0.311 ; LedBlink:inst2|counter[4] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.431 ;
|
|
; 0.312 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.432 ;
|
|
; 0.314 ; RAM:inst3|stateMM0.Waiting ; RAM:inst3|stateMM0.Reading ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.037 ; 0.435 ;
|
|
; 0.315 ; RAM:inst3|stateMM0.Waiting ; RAM:inst3|stateMM0.Writing ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.037 ; 0.436 ;
|
|
; 0.329 ; RAM:inst3|ce0Prev ; RAM:inst3|stateMM0.Waiting ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.037 ; 0.450 ;
|
|
; 0.337 ; RAM:inst3|addr[5] ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_address_reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.229 ; 0.670 ;
|
|
; 0.369 ; RAM:inst3|addr[4] ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_address_reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.229 ; 0.702 ;
|
|
; 0.408 ; RAM:inst3|addr[2] ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_address_reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.229 ; 0.741 ;
|
|
; 0.437 ; RAM:inst3|addr[7] ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_address_reg0 ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.229 ; 0.770 ;
|
|
; 0.446 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.566 ;
|
|
; 0.447 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.567 ;
|
|
; 0.447 ; LedBlink:inst2|counter[7] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.567 ;
|
|
; 0.447 ; LedBlink:inst2|counter[5] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.567 ;
|
|
; 0.448 ; LedBlink:inst2|counter[17] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.568 ;
|
|
; 0.448 ; LedBlink:inst2|counter[21] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.568 ;
|
|
; 0.448 ; LedBlink:inst2|counter[19] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.568 ;
|
|
; 0.448 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.034 ; 0.566 ;
|
|
; 0.448 ; LedBlink:inst2|counter[3] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.568 ;
|
|
; 0.454 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.574 ;
|
|
; 0.456 ; LedBlink:inst2|counter[2] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.576 ;
|
|
; 0.457 ; LedBlink:inst2|counter[8] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.577 ;
|
|
; 0.457 ; LedBlink:inst2|counter[10] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.577 ;
|
|
; 0.457 ; LedBlink:inst2|counter[18] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.577 ;
|
|
; 0.457 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.577 ;
|
|
; 0.458 ; LedBlink:inst2|counter[0] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.578 ;
|
|
; 0.458 ; LedBlink:inst2|counter[22] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.578 ;
|
|
; 0.458 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.578 ;
|
|
; 0.459 ; LedBlink:inst2|counter[20] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.579 ;
|
|
; 0.459 ; LedBlink:inst2|counter[2] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.579 ;
|
|
; 0.460 ; LedBlink:inst2|counter[8] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.580 ;
|
|
; 0.460 ; LedBlink:inst2|counter[18] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.580 ;
|
|
; 0.460 ; LedBlink:inst2|counter[14] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.580 ;
|
|
; 0.461 ; LedBlink:inst2|counter[0] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.581 ;
|
|
; 0.462 ; LedBlink:inst2|counter[20] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.582 ;
|
|
; 0.462 ; LedBlink:inst2|counter[10] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.034 ; 0.580 ;
|
|
; 0.464 ; LedBlink:inst2|counter[12] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.584 ;
|
|
; 0.465 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.585 ;
|
|
; 0.467 ; LedBlink:inst2|counter[12] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.587 ;
|
|
; 0.468 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.588 ;
|
|
; 0.469 ; LedBlink:inst2|counter[4] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.589 ;
|
|
; 0.470 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.590 ;
|
|
; 0.472 ; LedBlink:inst2|counter[4] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.592 ;
|
|
; 0.473 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[18] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.593 ;
|
|
; 0.507 ; RAM:inst3|oe0Prev ; RAM:inst3|stateMM0.Waiting ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.037 ; 0.628 ;
|
|
; 0.509 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.629 ;
|
|
; 0.510 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.630 ;
|
|
; 0.510 ; LedBlink:inst2|counter[7] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.630 ;
|
|
; 0.510 ; LedBlink:inst2|counter[5] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.630 ;
|
|
; 0.511 ; LedBlink:inst2|counter[17] ; LedBlink:inst2|counter[19] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.631 ;
|
|
; 0.511 ; LedBlink:inst2|counter[21] ; LedBlink:inst2|counter[23] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.631 ;
|
|
; 0.511 ; LedBlink:inst2|counter[19] ; LedBlink:inst2|counter[21] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.631 ;
|
|
; 0.511 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.034 ; 0.629 ;
|
|
; 0.511 ; LedBlink:inst2|counter[3] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.631 ;
|
|
; 0.513 ; LedBlink:inst2|counter[1] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.633 ;
|
|
; 0.513 ; LedBlink:inst2|counter[7] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.633 ;
|
|
; 0.513 ; LedBlink:inst2|counter[5] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.633 ;
|
|
; 0.514 ; LedBlink:inst2|counter[17] ; LedBlink:inst2|counter[20] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.634 ;
|
|
; 0.514 ; LedBlink:inst2|counter[19] ; LedBlink:inst2|counter[22] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.634 ;
|
|
; 0.514 ; LedBlink:inst2|counter[9] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.034 ; 0.632 ;
|
|
; 0.514 ; LedBlink:inst2|counter[11] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.034 ; 0.632 ;
|
|
; 0.514 ; LedBlink:inst2|counter[3] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.634 ;
|
|
; 0.517 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.637 ;
|
|
; 0.520 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.640 ;
|
|
; 0.521 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[17] ; FPGA_CLK ; FPGA_CLK ; 0.000 ; 0.036 ; 0.641 ;
|
|
+-------+-----------------------------------+--------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fast 1200mV 0C Model Minimum Pulse Width: 'FPGA_CLK' ;
|
|
+--------+--------------+----------------+-----------------+----------+------------+--------------------------------------------------------------------------------------------------+
|
|
; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ;
|
|
+--------+--------------+----------------+-----------------+----------+------------+--------------------------------------------------------------------------------------------------+
|
|
; 19.206 ; 19.436 ; 0.230 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_address_reg0 ;
|
|
; 19.206 ; 19.436 ; 0.230 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_we_reg ;
|
|
; 19.207 ; 19.437 ; 0.230 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~portb_address_reg0 ;
|
|
; 19.208 ; 19.438 ; 0.230 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~porta_datain_reg0 ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[12] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[13] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[14] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[15] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[16] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[17] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[18] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[19] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[20] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[21] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[22] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[23] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|ledBuf ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[0] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[1] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[2] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[3] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[4] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[5] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[6] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|addr[7] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[13] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[14] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[15] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[16] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[2] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[4] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[6] ;
|
|
; 19.270 ; 19.454 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[8] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[0] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[10] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[11] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[1] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[2] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[3] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[4] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[5] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[6] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[7] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[8] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; LedBlink:inst2|counter[9] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|ce0Prev ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[0]~en ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[0]~reg0 ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[1]~en ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[1]~reg0 ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[2]~en ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[2]~reg0 ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[3]~en ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[3]~reg0 ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[4]~en ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[4]~reg0 ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[5]~en ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[5]~reg0 ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[6]~en ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[6]~reg0 ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[7]~en ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|data0[7]~reg0 ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[0] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[10] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[11] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[12] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[17] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[18] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[19] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[1] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[20] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[21] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[22] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[23] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[24] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[3] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[5] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[7] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|memory_rtl_0_bypass[9] ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|oe0Prev ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|stateMM0.Reading ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|stateMM0.Waiting ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|stateMM0.Writing ;
|
|
; 19.271 ; 19.455 ; 0.184 ; Low Pulse Width ; FPGA_CLK ; Rise ; RAM:inst3|we0Prev ;
|
|
; 19.410 ; 19.410 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; 19.410 ; 19.410 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; 19.410 ; 19.410 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst|altpll_component|auto_generated|pll1|observablevcoout ;
|
|
; 19.447 ; 19.447 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; FPGA_CLK~input|o ;
|
|
; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst2|ledBuf|clk ;
|
|
; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|ce0Prev|clk ;
|
|
; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[0]~en|clk ;
|
|
; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[1]~en|clk ;
|
|
; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[2]~en|clk ;
|
|
; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[3]~en|clk ;
|
|
; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[4]~en|clk ;
|
|
; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[5]~en|clk ;
|
|
; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[6]~en|clk ;
|
|
; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[7]~en|clk ;
|
|
; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|memory_rtl_0_bypass[0]|clk ;
|
|
; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|memory_rtl_0_bypass[1]|clk ;
|
|
+--------+--------------+----------------+-----------------+----------+------------+--------------------------------------------------------------------------------------------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------+
|
|
; Setup Times ;
|
|
+-------------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+-------+-------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; 1.870 ; 2.790 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; 1.406 ; 2.280 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; 1.608 ; 2.521 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; 1.670 ; 2.595 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; 1.725 ; 2.665 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; 1.852 ; 2.772 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; 1.870 ; 2.790 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; 1.572 ; 2.448 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; 1.347 ; 2.217 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; 1.188 ; 2.010 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 1.055 ; 1.824 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 1.188 ; 2.010 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 1.172 ; 1.992 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 1.169 ; 1.978 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 1.110 ; 1.938 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 1.137 ; 1.962 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 1.087 ; 1.899 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 1.097 ; 1.912 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; 2.918 ; 3.911 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; 2.320 ; 3.258 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; 2.406 ; 3.114 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------+
|
|
; Hold Times ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; -0.844 ; -1.640 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; -0.898 ; -1.692 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; -1.064 ; -1.890 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; -1.138 ; -1.979 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; -1.179 ; -2.027 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; -1.018 ; -1.859 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; -1.118 ; -1.954 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; -1.040 ; -1.852 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; -0.844 ; -1.640 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; -0.548 ; -1.342 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; -0.548 ; -1.342 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; -0.644 ; -1.456 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; -0.761 ; -1.594 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; -0.751 ; -1.571 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; -0.614 ; -1.429 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; -0.652 ; -1.468 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; -0.620 ; -1.417 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; -0.751 ; -1.567 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; -0.933 ; -1.757 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; -0.970 ; -1.777 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; -0.868 ; -1.640 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------+
|
|
; Clock to Output Times ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 5.018 ; 4.837 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 3.351 ; 3.367 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 3.472 ; 3.491 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 3.527 ; 3.561 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 3.493 ; 3.513 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 3.971 ; 4.093 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 3.867 ; 3.960 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 5.018 ; 4.837 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 3.616 ; 3.680 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 3.740 ; 3.668 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 1.381 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 1.342 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 1.380 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 1.342 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------+
|
|
; Minimum Clock to Output Times ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 3.279 ; 3.292 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 3.279 ; 3.292 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 3.395 ; 3.411 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 3.448 ; 3.479 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 3.415 ; 3.432 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 3.873 ; 3.989 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 3.774 ; 3.862 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 4.940 ; 4.754 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 3.533 ; 3.593 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 3.649 ; 3.582 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 1.151 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 1.111 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 1.150 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 1.111 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Output Enable Times ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 4.112 ; 4.093 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 4.112 ; 4.093 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 4.253 ; 4.234 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 4.221 ; 4.202 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 4.244 ; 4.225 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 4.524 ; 4.505 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 4.531 ; 4.512 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 4.376 ; 4.357 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 4.420 ; 4.401 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Minimum Output Enable Times ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 3.172 ; 3.172 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 3.172 ; 3.172 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 3.307 ; 3.307 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 3.277 ; 3.277 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 3.299 ; 3.299 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 3.567 ; 3.567 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 3.574 ; 3.574 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 3.424 ; 3.424 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 3.467 ; 3.467 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------+
|
|
; Output Disable Times ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 4.168 ; 4.168 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 4.168 ; 4.168 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 4.326 ; 4.326 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 4.298 ; 4.298 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 4.320 ; 4.320 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 4.666 ; 4.666 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 4.664 ; 4.664 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 4.513 ; 4.513 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 4.530 ; 4.530 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------+
|
|
; Minimum Output Disable Times ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data[*] ; FPGA_CLK ; 3.226 ; 3.358 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 3.226 ; 3.358 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 3.378 ; 3.510 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 3.351 ; 3.483 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 3.372 ; 3.504 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 3.703 ; 3.835 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 3.702 ; 3.834 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 3.556 ; 3.688 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 3.573 ; 3.705 ; Rise ; FPGA_CLK ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
|
|
|
|
---------------------------------------------
|
|
; Fast 1200mV 0C Model Metastability Report ;
|
|
---------------------------------------------
|
|
No synchronizer chains to report.
|
|
|
|
|
|
+------------------------------------------------------------------------------+
|
|
; Multicorner Timing Analysis Summary ;
|
|
+------------------+--------+-------+----------+---------+---------------------+
|
|
; Clock ; Setup ; Hold ; Recovery ; Removal ; Minimum Pulse Width ;
|
|
+------------------+--------+-------+----------+---------+---------------------+
|
|
; Worst-case Slack ; 33.637 ; 0.186 ; N/A ; N/A ; 19.206 ;
|
|
; FPGA_CLK ; 33.637 ; 0.186 ; N/A ; N/A ; 19.206 ;
|
|
; Design-wide TNS ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; 0.0 ;
|
|
; FPGA_CLK ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ;
|
|
+------------------+--------+-------+----------+---------+---------------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------+
|
|
; Setup Times ;
|
|
+-------------+------------+-------+-------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+-------+-------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; 4.276 ; 4.467 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; 3.265 ; 3.408 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; 3.595 ; 3.838 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; 3.758 ; 4.009 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; 3.867 ; 4.116 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; 4.197 ; 4.467 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; 4.276 ; 4.446 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; 3.546 ; 3.843 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; 3.041 ; 3.255 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; 2.611 ; 2.949 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 2.367 ; 2.631 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 2.611 ; 2.949 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 2.576 ; 2.925 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 2.580 ; 2.915 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 2.384 ; 2.721 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 2.368 ; 2.710 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 2.314 ; 2.657 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 2.351 ; 2.677 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; 6.739 ; 6.730 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; 5.549 ; 5.716 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; 5.354 ; 5.775 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+-------+-------+------------+-----------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------+
|
|
; Hold Times ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
; Address[*] ; FPGA_CLK ; -0.844 ; -1.640 ; Rise ; FPGA_CLK ;
|
|
; Address[0] ; FPGA_CLK ; -0.898 ; -1.692 ; Rise ; FPGA_CLK ;
|
|
; Address[1] ; FPGA_CLK ; -1.064 ; -1.890 ; Rise ; FPGA_CLK ;
|
|
; Address[2] ; FPGA_CLK ; -1.138 ; -1.979 ; Rise ; FPGA_CLK ;
|
|
; Address[3] ; FPGA_CLK ; -1.179 ; -2.027 ; Rise ; FPGA_CLK ;
|
|
; Address[4] ; FPGA_CLK ; -1.018 ; -1.859 ; Rise ; FPGA_CLK ;
|
|
; Address[5] ; FPGA_CLK ; -1.118 ; -1.954 ; Rise ; FPGA_CLK ;
|
|
; Address[6] ; FPGA_CLK ; -1.040 ; -1.852 ; Rise ; FPGA_CLK ;
|
|
; Address[7] ; FPGA_CLK ; -0.844 ; -1.640 ; Rise ; FPGA_CLK ;
|
|
; Data[*] ; FPGA_CLK ; -0.548 ; -1.193 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; -0.548 ; -1.193 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; -0.644 ; -1.385 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; -0.761 ; -1.594 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; -0.751 ; -1.571 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; -0.614 ; -1.340 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; -0.652 ; -1.382 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; -0.620 ; -1.352 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; -0.751 ; -1.567 ; Rise ; FPGA_CLK ;
|
|
; nCE ; FPGA_CLK ; -0.933 ; -1.757 ; Rise ; FPGA_CLK ;
|
|
; nOE ; FPGA_CLK ; -0.970 ; -1.777 ; Rise ; FPGA_CLK ;
|
|
; nWE ; FPGA_CLK ; -0.868 ; -1.640 ; Rise ; FPGA_CLK ;
|
|
+-------------+------------+--------+--------+------------+-----------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------+
|
|
; Clock to Output Times ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 9.467 ; 8.950 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 7.009 ; 6.766 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 7.283 ; 6.997 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 7.398 ; 7.139 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 7.316 ; 7.015 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 8.372 ; 8.094 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 8.254 ; 7.936 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 9.467 ; 8.950 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 7.543 ; 7.354 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 7.494 ; 7.753 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------+
|
|
; Minimum Clock to Output Times ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
; Data[*] ; FPGA_CLK ; 3.279 ; 3.292 ; Rise ; FPGA_CLK ;
|
|
; Data[0] ; FPGA_CLK ; 3.279 ; 3.292 ; Rise ; FPGA_CLK ;
|
|
; Data[1] ; FPGA_CLK ; 3.395 ; 3.411 ; Rise ; FPGA_CLK ;
|
|
; Data[2] ; FPGA_CLK ; 3.448 ; 3.479 ; Rise ; FPGA_CLK ;
|
|
; Data[3] ; FPGA_CLK ; 3.415 ; 3.432 ; Rise ; FPGA_CLK ;
|
|
; Data[4] ; FPGA_CLK ; 3.873 ; 3.989 ; Rise ; FPGA_CLK ;
|
|
; Data[5] ; FPGA_CLK ; 3.774 ; 3.862 ; Rise ; FPGA_CLK ;
|
|
; Data[6] ; FPGA_CLK ; 4.940 ; 4.754 ; Rise ; FPGA_CLK ;
|
|
; Data[7] ; FPGA_CLK ; 3.533 ; 3.593 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_1 ; FPGA_CLK ; 3.649 ; 3.582 ; Rise ; FPGA_CLK ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; 1.151 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_2 ; FPGA_CLK ; ; 1.111 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; 1.150 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
; FPGA_LED_3 ; FPGA_CLK ; ; 1.111 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ;
|
|
+------------+------------+-------+-------+------------+--------------------------------------------------+
|
|
|
|
|
|
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Board Trace Model Assignments ;
|
|
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
|
|
; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ;
|
|
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
|
|
; FPGA_LED_1 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; FPGA_LED_2 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; FPGA_LED_3 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[7] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[6] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; Data[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; ~ALTERA_nCEO~ ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
|
|
|
|
|
|
+----------------------------------------------------------------------------+
|
|
; Input Transition Times ;
|
|
+-------------------------+--------------+-----------------+-----------------+
|
|
; Pin ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ;
|
|
+-------------------------+--------------+-----------------+-----------------+
|
|
; Data[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Data[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Data[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Data[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Data[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Data[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Data[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Data[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; FPGA_CLK ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; nCE ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; nWE ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Address[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Address[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Address[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Address[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Address[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Address[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Address[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; Address[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; nOE ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; ~ALTERA_ASDO_DATA1~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; ~ALTERA_FLASH_nCE_nCSO~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; ~ALTERA_DATA0~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
+-------------------------+--------------+-----------------+-----------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow Corner Signal Integrity Metrics ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
; FPGA_LED_1 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0671 V ; 0.235 V ; 0.176 V ; 6.85e-10 s ; 6.31e-10 s ; Yes ; No ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0671 V ; 0.235 V ; 0.176 V ; 6.85e-10 s ; 6.31e-10 s ; Yes ; No ;
|
|
; FPGA_LED_2 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ;
|
|
; FPGA_LED_3 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ;
|
|
; Data[7] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ;
|
|
; Data[6] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.08 V ; -0.00526 V ; 0.185 V ; 0.249 V ; 5.8e-09 s ; 4.45e-09 s ; Yes ; Yes ; 3.08 V ; 7.47e-07 V ; 3.08 V ; -0.00526 V ; 0.185 V ; 0.249 V ; 5.8e-09 s ; 4.45e-09 s ; Yes ; Yes ;
|
|
; Data[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ;
|
|
; Data[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ;
|
|
; Data[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ;
|
|
; Data[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ;
|
|
; Data[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ;
|
|
; Data[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ;
|
|
; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 2.58e-07 V ; 3.13 V ; -0.0964 V ; 0.164 V ; 0.127 V ; 3.14e-10 s ; 3.99e-10 s ; Yes ; Yes ; 3.08 V ; 2.58e-07 V ; 3.13 V ; -0.0964 V ; 0.164 V ; 0.127 V ; 3.14e-10 s ; 3.99e-10 s ; Yes ; Yes ;
|
|
; ~ALTERA_nCEO~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fast Corner Signal Integrity Metrics ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
; FPGA_LED_1 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.6 V ; -0.129 V ; 0.303 V ; 0.209 V ; 4.54e-10 s ; 4.11e-10 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.6 V ; -0.129 V ; 0.303 V ; 0.209 V ; 4.54e-10 s ; 4.11e-10 s ; No ; No ;
|
|
; FPGA_LED_2 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ;
|
|
; FPGA_LED_3 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ;
|
|
; Data[7] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ;
|
|
; Data[6] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.48 V ; -0.0176 V ; 0.357 V ; 0.323 V ; 3.9e-09 s ; 3.06e-09 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.48 V ; -0.0176 V ; 0.357 V ; 0.323 V ; 3.9e-09 s ; 3.06e-09 s ; No ; No ;
|
|
; Data[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ;
|
|
; Data[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ;
|
|
; Data[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ;
|
|
; Data[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ;
|
|
; Data[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ;
|
|
; Data[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ;
|
|
; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 6.53e-08 V ; 3.65 V ; -0.246 V ; 0.406 V ; 0.305 V ; 1.57e-10 s ; 2.13e-10 s ; No ; Yes ; 3.46 V ; 6.53e-08 V ; 3.65 V ; -0.246 V ; 0.406 V ; 0.305 V ; 1.57e-10 s ; 2.13e-10 s ; No ; Yes ;
|
|
; ~ALTERA_nCEO~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
|
|
|
|
+-------------------------------------------------------------------+
|
|
; Setup Transfers ;
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|
+------------+----------+----------+----------+----------+----------+
|
|
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
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|
+------------+----------+----------+----------+----------+----------+
|
|
; FPGA_CLK ; FPGA_CLK ; 1342 ; 0 ; 0 ; 0 ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
|
|
|
|
|
|
+-------------------------------------------------------------------+
|
|
; Hold Transfers ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
; FPGA_CLK ; FPGA_CLK ; 1342 ; 0 ; 0 ; 0 ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
|
|
|
|
|
|
---------------
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|
; Report TCCS ;
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|
---------------
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|
No dedicated SERDES Transmitter circuitry present in device or used in design
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|
---------------
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|
; Report RSKM ;
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|
---------------
|
|
No non-DPA dedicated SERDES Receiver circuitry present in device or used in design
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|
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+------------------------------------------------+
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; Unconstrained Paths ;
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+---------------------------------+-------+------+
|
|
; Property ; Setup ; Hold ;
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|
+---------------------------------+-------+------+
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; Illegal Clocks ; 0 ; 0 ;
|
|
; Unconstrained Clocks ; 0 ; 0 ;
|
|
; Unconstrained Input Ports ; 19 ; 19 ;
|
|
; Unconstrained Input Port Paths ; 87 ; 87 ;
|
|
; Unconstrained Output Ports ; 11 ; 11 ;
|
|
; Unconstrained Output Port Paths ; 19 ; 19 ;
|
|
+---------------------------------+-------+------+
|
|
|
|
|
|
+------------------------------------+
|
|
; TimeQuest Timing Analyzer Messages ;
|
|
+------------------------------------+
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|
Info: *******************************************************************
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Info: Running Quartus II 64-Bit TimeQuest Timing Analyzer
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Info: Version 13.1.0 Build 162 10/23/2013 SJ Full Version
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Info: Processing started: Tue Mar 12 17:46:53 2024
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Info: Command: quartus_sta MainController -c MainController
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Info: qsta_default_script.tcl version: #1
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Info (11104): Parallel Compilation has detected 8 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 4 of the 4 physical processors detected instead.
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Info (21077): Core supply voltage is 1.2V
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Info (21077): Low junction temperature is 0 degrees C
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Info (21077): High junction temperature is 85 degrees C
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Critical Warning (332012): Synopsys Design Constraints File file not found: 'MainController.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
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Info (332142): No user constrained generated clocks found in the design. Calling "derive_pll_clocks -create_base_clocks"
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Info (332110): Deriving PLL clocks
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Info (332110): create_clock -period 40.000 -waveform {0.000 20.000} -name FPGA_CLK FPGA_CLK
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Info (332110): create_generated_clock -source {inst|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 4 -duty_cycle 50.00 -name {inst|altpll_component|auto_generated|pll1|clk[0]} {inst|altpll_component|auto_generated|pll1|clk[0]}
|
|
Info (332110): create_generated_clock -source {inst|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 8 -duty_cycle 50.00 -name {inst|altpll_component|auto_generated|pll1|clk[1]} {inst|altpll_component|auto_generated|pll1|clk[1]}
|
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Info (332142): No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0"
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Info (332096): The command derive_clocks did not find any clocks to derive. No clocks were created or changed.
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Info (332143): No user constrained clock uncertainty found in the design. Calling "derive_clock_uncertainty"
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Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties.
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Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
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Info: Analyzing Slow 1200mV 85C Model
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Info (332146): Worst-case setup slack is 33.637
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 33.637 0.000 FPGA_CLK
|
|
Info (332146): Worst-case hold slack is 0.454
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 0.454 0.000 FPGA_CLK
|
|
Info (332140): No Recovery paths to report
|
|
Info (332140): No Removal paths to report
|
|
Info (332146): Worst-case minimum pulse width slack is 19.618
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 19.618 0.000 FPGA_CLK
|
|
Info: Analyzing Slow 1200mV 0C Model
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Info (334003): Started post-fitting delay annotation
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Info (334004): Delay annotation completed successfully
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Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties.
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|
Info (332146): Worst-case setup slack is 34.094
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 34.094 0.000 FPGA_CLK
|
|
Info (332146): Worst-case hold slack is 0.402
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 0.402 0.000 FPGA_CLK
|
|
Info (332140): No Recovery paths to report
|
|
Info (332140): No Removal paths to report
|
|
Info (332146): Worst-case minimum pulse width slack is 19.600
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 19.600 0.000 FPGA_CLK
|
|
Info: Analyzing Fast 1200mV 0C Model
|
|
Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties.
|
|
Info (332146): Worst-case setup slack is 37.258
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 37.258 0.000 FPGA_CLK
|
|
Info (332146): Worst-case hold slack is 0.186
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 0.186 0.000 FPGA_CLK
|
|
Info (332140): No Recovery paths to report
|
|
Info (332140): No Removal paths to report
|
|
Info (332146): Worst-case minimum pulse width slack is 19.206
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 19.206 0.000 FPGA_CLK
|
|
Info (332102): Design is not fully constrained for setup requirements
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|
Info (332102): Design is not fully constrained for hold requirements
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Info: Quartus II 64-Bit TimeQuest Timing Analyzer was successful. 0 errors, 1 warning
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Info: Peak virtual memory: 4700 megabytes
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Info: Processing ended: Tue Mar 12 17:46:55 2024
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Info: Elapsed time: 00:00:02
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Info: Total CPU time (on all processors): 00:00:02
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