TimeQuest Timing Analyzer report for MainController Tue Mar 12 17:46:55 2024 Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Full Version --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. TimeQuest Timing Analyzer Summary 3. Parallel Compilation 4. Clocks 5. Slow 1200mV 85C Model Fmax Summary 6. Timing Closure Recommendations 7. Slow 1200mV 85C Model Setup Summary 8. Slow 1200mV 85C Model Hold Summary 9. Slow 1200mV 85C Model Recovery Summary 10. Slow 1200mV 85C Model Removal Summary 11. Slow 1200mV 85C Model Minimum Pulse Width Summary 12. Slow 1200mV 85C Model Setup: 'FPGA_CLK' 13. Slow 1200mV 85C Model Hold: 'FPGA_CLK' 14. Slow 1200mV 85C Model Minimum Pulse Width: 'FPGA_CLK' 15. Setup Times 16. Hold Times 17. Clock to Output Times 18. Minimum Clock to Output Times 19. Output Enable Times 20. Minimum Output Enable Times 21. Output Disable Times 22. Minimum Output Disable Times 23. Slow 1200mV 85C Model Metastability Report 24. Slow 1200mV 0C Model Fmax Summary 25. Slow 1200mV 0C Model Setup Summary 26. Slow 1200mV 0C Model Hold Summary 27. Slow 1200mV 0C Model Recovery Summary 28. Slow 1200mV 0C Model Removal Summary 29. Slow 1200mV 0C Model Minimum Pulse Width Summary 30. Slow 1200mV 0C Model Setup: 'FPGA_CLK' 31. Slow 1200mV 0C Model Hold: 'FPGA_CLK' 32. Slow 1200mV 0C Model Minimum Pulse Width: 'FPGA_CLK' 33. Setup Times 34. Hold Times 35. Clock to Output Times 36. Minimum Clock to Output Times 37. Output Enable Times 38. Minimum Output Enable Times 39. Output Disable Times 40. Minimum Output Disable Times 41. Slow 1200mV 0C Model Metastability Report 42. Fast 1200mV 0C Model Setup Summary 43. Fast 1200mV 0C Model Hold Summary 44. Fast 1200mV 0C Model Recovery Summary 45. Fast 1200mV 0C Model Removal Summary 46. Fast 1200mV 0C Model Minimum Pulse Width Summary 47. Fast 1200mV 0C Model Setup: 'FPGA_CLK' 48. Fast 1200mV 0C Model Hold: 'FPGA_CLK' 49. Fast 1200mV 0C Model Minimum Pulse Width: 'FPGA_CLK' 50. Setup Times 51. Hold Times 52. Clock to Output Times 53. Minimum Clock to Output Times 54. Output Enable Times 55. Minimum Output Enable Times 56. Output Disable Times 57. Minimum Output Disable Times 58. Fast 1200mV 0C Model Metastability Report 59. Multicorner Timing Analysis Summary 60. Setup Times 61. Hold Times 62. Clock to Output Times 63. Minimum Clock to Output Times 64. Board Trace Model Assignments 65. Input Transition Times 66. Slow Corner Signal Integrity Metrics 67. Fast Corner Signal Integrity Metrics 68. Setup Transfers 69. Hold Transfers 70. Report TCCS 71. Report RSKM 72. Unconstrained Paths 73. TimeQuest Timing Analyzer Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2013 Altera Corporation Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. +--------------------------------------------------------------------------+ ; TimeQuest Timing Analyzer Summary ; +--------------------+-----------------------------------------------------+ ; Quartus II Version ; Version 13.1.0 Build 162 10/23/2013 SJ Full Version ; ; Revision Name ; MainController ; ; Device Family ; Cyclone III ; ; Device Name ; EP3C25Q240C8 ; ; Timing Models ; Final ; ; Delay Model ; Combined ; ; Rise/Fall Delays ; Enabled ; +--------------------+-----------------------------------------------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 8 ; ; Maximum allowed ; 4 ; ; ; ; ; Average used ; 1.00 ; ; Maximum used ; 4 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; ; Processors 2-4 ; < 0.1% ; ; Processors 5-8 ; 0.0% ; +----------------------------+-------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clocks ; +--------------------------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+----------------------------------------------------+------------------------------------------------------+ ; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ; +--------------------------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+----------------------------------------------------+------------------------------------------------------+ ; FPGA_CLK ; Base ; 40.000 ; 25.0 MHz ; 0.000 ; 20.000 ; ; ; ; ; ; ; ; ; ; ; { FPGA_CLK } ; ; inst|altpll_component|auto_generated|pll1|clk[0] ; Generated ; 10.000 ; 100.0 MHz ; 0.000 ; 5.000 ; 50.00 ; 1 ; 4 ; ; ; ; ; false ; FPGA_CLK ; inst|altpll_component|auto_generated|pll1|inclk[0] ; { inst|altpll_component|auto_generated|pll1|clk[0] } ; ; inst|altpll_component|auto_generated|pll1|clk[1] ; Generated ; 5.000 ; 200.0 MHz ; 0.000 ; 2.500 ; 50.00 ; 1 ; 8 ; ; ; ; ; false ; FPGA_CLK ; inst|altpll_component|auto_generated|pll1|inclk[0] ; { inst|altpll_component|auto_generated|pll1|clk[1] } ; +--------------------------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+----------------------------------------------------+------------------------------------------------------+ +--------------------------------------------------+ ; Slow 1200mV 85C Model Fmax Summary ; +------------+-----------------+------------+------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+------------+------+ ; 157.16 MHz ; 157.16 MHz ; FPGA_CLK ; ; +------------+-----------------+------------+------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. ---------------------------------- ; Timing Closure Recommendations ; ---------------------------------- HTML report is unavailable in plain text report export. +-------------------------------------+ ; Slow 1200mV 85C Model Setup Summary ; +----------+--------+-----------------+ ; Clock ; Slack ; End Point TNS ; +----------+--------+-----------------+ ; FPGA_CLK ; 33.637 ; 0.000 ; +----------+--------+-----------------+ +------------------------------------+ ; Slow 1200mV 85C Model Hold Summary ; +----------+-------+-----------------+ ; Clock ; Slack ; End Point TNS ; +----------+-------+-----------------+ ; FPGA_CLK ; 0.454 ; 0.000 ; +----------+-------+-----------------+ ------------------------------------------ ; Slow 1200mV 85C Model Recovery Summary ; ------------------------------------------ No paths to report. ----------------------------------------- ; Slow 1200mV 85C Model Removal Summary ; ----------------------------------------- No paths to report. +---------------------------------------------------+ ; Slow 1200mV 85C Model Minimum Pulse Width Summary ; +----------+--------+-------------------------------+ ; Clock ; Slack ; End Point TNS ; +----------+--------+-------------------------------+ ; FPGA_CLK ; 19.618 ; 0.000 ; +----------+--------+-------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Setup: 'FPGA_CLK' ; +--------+--------------------------------------------------------------------------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+--------------------------------------------------------------------------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+ ; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; ; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; ; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; ; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; ; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; ; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; ; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; ; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; ; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; ; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; ; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; ; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; ; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ; ; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ; ; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ; ; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ; ; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ; ; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ; ; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ; ; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ; ; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ; ; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ; ; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ; ; 33.669 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.256 ; ; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ; ; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ; ; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ; ; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ; ; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ; ; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ; ; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ; ; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ; ; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ; ; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ; ; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ; ; 33.835 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.090 ; ; 33.931 ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~portb_address_reg0 ; RAM:inst3|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.477 ; 5.593 ; ; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ; ; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ; ; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ; ; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ; ; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ; ; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ; ; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ; ; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ; ; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ; ; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ; ; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ; ; 33.982 ; LedBlink:inst2|counter[6] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.940 ; ; 34.070 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.859 ; ; 34.080 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.849 ; ; 34.081 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.848 ; ; 34.081 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.848 ; ; 34.105 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.824 ; ; 34.107 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.072 ; 5.822 ; ; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[15] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ; ; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[12] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ; ; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[13] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ; ; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[14] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.079 ; 5.801 ; ; 34.121 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[16] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; 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FPGA_CLK ; ; nCE ; FPGA_CLK ; 6.739 ; 6.730 ; Rise ; FPGA_CLK ; ; nOE ; FPGA_CLK ; 5.549 ; 5.716 ; Rise ; FPGA_CLK ; ; nWE ; FPGA_CLK ; 5.354 ; 5.775 ; Rise ; FPGA_CLK ; +-------------+------------+-------+-------+------------+-----------------+ +---------------------------------------------------------------------------+ ; Hold Times ; +-------------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+--------+--------+------------+-----------------+ ; Address[*] ; FPGA_CLK ; -1.818 ; -2.116 ; Rise ; FPGA_CLK ; ; Address[0] ; FPGA_CLK ; -1.985 ; -2.228 ; Rise ; FPGA_CLK ; ; Address[1] ; FPGA_CLK ; -2.253 ; -2.575 ; Rise ; FPGA_CLK ; ; Address[2] ; FPGA_CLK ; -2.425 ; -2.773 ; Rise ; FPGA_CLK ; ; Address[3] ; FPGA_CLK ; -2.520 ; -2.839 ; Rise ; FPGA_CLK ; ; Address[4] ; FPGA_CLK ; -2.118 ; -2.492 ; Rise ; FPGA_CLK ; ; Address[5] ; FPGA_CLK ; -2.399 ; -2.691 ; Rise ; FPGA_CLK ; ; Address[6] ; FPGA_CLK ; -2.207 ; -2.527 ; Rise ; FPGA_CLK ; ; Address[7] ; FPGA_CLK ; -1.818 ; -2.116 ; Rise ; FPGA_CLK ; ; Data[*] ; FPGA_CLK ; -1.154 ; -1.422 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; -1.154 ; -1.422 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; -1.302 ; -1.642 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; -1.611 ; -1.913 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; -1.577 ; -1.881 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; -1.251 ; -1.594 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; -1.257 ; -1.614 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; -1.251 ; -1.595 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; -1.565 ; -1.858 ; Rise ; FPGA_CLK ; ; nCE ; FPGA_CLK ; -1.930 ; -2.329 ; Rise ; FPGA_CLK ; ; nOE ; FPGA_CLK ; -2.141 ; -2.437 ; Rise ; FPGA_CLK ; ; nWE ; FPGA_CLK ; -1.920 ; -2.176 ; Rise ; FPGA_CLK ; +-------------+------------+--------+--------+------------+-----------------+ +---------------------------------------------------------------------------------------------------------+ ; Clock to Output Times ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data[*] ; FPGA_CLK ; 9.467 ; 8.950 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 7.009 ; 6.766 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 7.283 ; 6.997 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 7.398 ; 7.139 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 7.316 ; 7.015 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 8.372 ; 8.094 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 8.254 ; 7.936 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 9.467 ; 8.950 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 7.543 ; 7.354 ; Rise ; FPGA_CLK ; ; FPGA_LED_1 ; FPGA_CLK ; 7.494 ; 7.753 ; Rise ; FPGA_CLK ; ; FPGA_LED_2 ; FPGA_CLK ; 2.701 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_2 ; FPGA_CLK ; ; 2.542 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_3 ; FPGA_CLK ; 2.700 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ; ; FPGA_LED_3 ; FPGA_CLK ; ; 2.541 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ; +------------+------------+-------+-------+------------+--------------------------------------------------+ +---------------------------------------------------------------------------------------------------------+ ; Minimum Clock to Output Times ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data[*] ; FPGA_CLK ; 6.845 ; 6.608 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 6.845 ; 6.608 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 7.110 ; 6.830 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 7.219 ; 6.966 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 7.141 ; 6.848 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 8.154 ; 7.882 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 8.040 ; 7.730 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 9.294 ; 8.778 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 7.358 ; 7.172 ; Rise ; FPGA_CLK ; ; FPGA_LED_1 ; FPGA_CLK ; 7.306 ; 7.558 ; Rise ; FPGA_CLK ; ; FPGA_LED_2 ; FPGA_CLK ; 2.230 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_2 ; FPGA_CLK ; ; 2.073 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_3 ; FPGA_CLK ; 2.229 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ; ; FPGA_LED_3 ; FPGA_CLK ; ; 2.072 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ; +------------+------------+-------+-------+------------+--------------------------------------------------+ +-----------------------------------------------------------------------+ ; Output Enable Times ; +-----------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ ; Data[*] ; FPGA_CLK ; 7.139 ; 7.139 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 7.139 ; 7.139 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 7.496 ; 7.496 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 7.439 ; 7.439 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 7.482 ; 7.482 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 8.096 ; 8.096 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 8.123 ; 8.123 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 7.745 ; 7.745 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 7.864 ; 7.864 ; Rise ; FPGA_CLK ; +-----------+------------+-------+-------+------------+-----------------+ +-----------------------------------------------------------------------+ ; Minimum Output Enable Times ; +-----------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ ; Data[*] ; FPGA_CLK ; 6.449 ; 6.495 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 6.449 ; 6.495 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 6.792 ; 6.838 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 6.738 ; 6.784 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 6.779 ; 6.825 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 7.367 ; 7.413 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 7.394 ; 7.440 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 7.031 ; 7.077 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 7.145 ; 7.191 ; Rise ; FPGA_CLK ; +-----------+------------+-------+-------+------------+-----------------+ +-------------------------------------------------------------------------------+ ; Output Disable Times ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data[*] ; FPGA_CLK ; 6.753 ; 7.013 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 6.753 ; 7.013 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 7.029 ; 7.289 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 6.990 ; 7.250 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 7.010 ; 7.270 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 7.705 ; 7.965 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 7.724 ; 7.984 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 7.386 ; 7.646 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 7.419 ; 7.679 ; Rise ; FPGA_CLK ; +-----------+------------+-----------+-----------+------------+-----------------+ +-------------------------------------------------------------------------------+ ; Minimum Output Disable Times ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data[*] ; FPGA_CLK ; 6.328 ; 6.328 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 6.328 ; 6.328 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 6.593 ; 6.593 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 6.556 ; 6.556 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 6.575 ; 6.575 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 7.241 ; 7.241 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 7.260 ; 7.260 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 6.935 ; 6.935 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 6.967 ; 6.967 ; Rise ; FPGA_CLK ; +-----------+------------+-----------+-----------+------------+-----------------+ ---------------------------------------------- ; Slow 1200mV 85C Model Metastability Report ; ---------------------------------------------- No synchronizer chains to report. +--------------------------------------------------+ ; Slow 1200mV 0C Model Fmax Summary ; +------------+-----------------+------------+------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+------------+------+ ; 169.32 MHz ; 169.32 MHz ; FPGA_CLK ; ; +------------+-----------------+------------+------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. +------------------------------------+ ; Slow 1200mV 0C Model Setup Summary ; +----------+--------+----------------+ ; Clock ; Slack ; End Point TNS ; +----------+--------+----------------+ ; FPGA_CLK ; 34.094 ; 0.000 ; +----------+--------+----------------+ +-----------------------------------+ ; Slow 1200mV 0C Model Hold Summary ; +----------+-------+----------------+ ; Clock ; Slack ; End Point TNS ; +----------+-------+----------------+ ; FPGA_CLK ; 0.402 ; 0.000 ; +----------+-------+----------------+ ----------------------------------------- ; Slow 1200mV 0C Model Recovery Summary ; ----------------------------------------- No paths to report. ---------------------------------------- ; Slow 1200mV 0C Model Removal Summary ; ---------------------------------------- No paths to report. +--------------------------------------------------+ ; Slow 1200mV 0C Model Minimum Pulse Width Summary ; +----------+--------+------------------------------+ ; Clock ; Slack ; End Point TNS ; +----------+--------+------------------------------+ ; FPGA_CLK ; 19.600 ; 0.000 ; +----------+--------+------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Setup: 'FPGA_CLK' ; +--------+--------------------------------------------------------------------------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+--------------------------------------------------------------------------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+ ; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; ; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; ; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; ; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; ; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; ; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; ; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; ; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; ; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; ; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; ; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; ; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; ; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; ; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; ; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; ; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; ; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; ; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; ; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; ; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; ; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; ; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; ; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; ; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; ; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; ; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; ; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; ; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; ; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; ; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; ; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; ; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; ; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; ; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; ; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; ; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; ; 34.338 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.599 ; ; 34.343 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.594 ; ; 34.343 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.594 ; ; 34.344 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.593 ; ; 34.363 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[6]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.574 ; ; 34.365 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[0]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.572 ; ; 34.375 ; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0~portb_address_reg0 ; RAM:inst3|data0[5]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; 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Clock to Output Times ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data[*] ; FPGA_CLK ; 9.162 ; 8.528 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 6.717 ; 6.373 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 6.992 ; 6.576 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 7.083 ; 6.723 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 7.019 ; 6.593 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 8.019 ; 7.595 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 7.909 ; 7.430 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 9.162 ; 8.528 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 7.215 ; 6.910 ; Rise ; FPGA_CLK ; ; FPGA_LED_1 ; FPGA_CLK ; 7.022 ; 7.427 ; Rise ; FPGA_CLK ; ; FPGA_LED_2 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_2 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_3 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ; ; FPGA_LED_3 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ; +------------+------------+-------+-------+------------+--------------------------------------------------+ +---------------------------------------------------------------------------------------------------------+ ; Minimum Clock to Output Times ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data[*] ; FPGA_CLK ; 6.567 ; 6.233 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 6.567 ; 6.233 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 6.832 ; 6.428 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 6.919 ; 6.569 ; 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Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ ; Data[*] ; FPGA_CLK ; 6.481 ; 6.481 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 6.481 ; 6.481 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 6.835 ; 6.835 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 6.782 ; 6.782 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 6.820 ; 6.820 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 7.396 ; 7.396 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 7.422 ; 7.422 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 7.064 ; 7.064 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 7.206 ; 7.206 ; Rise ; FPGA_CLK ; +-----------+------------+-------+-------+------------+-----------------+ +-----------------------------------------------------------------------+ ; Minimum Output Enable Times ; +-----------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ ; Data[*] ; FPGA_CLK ; 6.016 ; 6.016 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 6.016 ; 6.016 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 6.357 ; 6.357 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 6.305 ; 6.305 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 6.342 ; 6.342 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 6.895 ; 6.895 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 6.919 ; 6.919 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 6.575 ; 6.575 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 6.711 ; 6.711 ; Rise ; FPGA_CLK ; +-----------+------------+-------+-------+------------+-----------------+ +-------------------------------------------------------------------------------+ ; Output Disable Times ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data[*] ; FPGA_CLK ; 6.160 ; 6.259 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 6.160 ; 6.259 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 6.403 ; 6.502 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 6.370 ; 6.469 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 6.392 ; 6.491 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 7.006 ; 7.105 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 7.026 ; 7.125 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 6.733 ; 6.832 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 6.752 ; 6.851 ; Rise ; FPGA_CLK ; +-----------+------------+-----------+-----------+------------+-----------------+ +-------------------------------------------------------------------------------+ ; Minimum Output Disable Times ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data[*] ; FPGA_CLK ; 5.803 ; 5.934 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 5.803 ; 5.934 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 6.037 ; 6.168 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 6.005 ; 6.136 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 6.026 ; 6.157 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 6.615 ; 6.746 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 6.634 ; 6.765 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 6.353 ; 6.484 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 6.371 ; 6.502 ; Rise ; FPGA_CLK ; +-----------+------------+-----------+-----------+------------+-----------------+ --------------------------------------------- ; Slow 1200mV 0C Model Metastability Report ; --------------------------------------------- No synchronizer chains to report. +------------------------------------+ ; Fast 1200mV 0C Model Setup Summary ; +----------+--------+----------------+ ; Clock ; Slack ; End Point TNS ; +----------+--------+----------------+ ; FPGA_CLK ; 37.258 ; 0.000 ; +----------+--------+----------------+ +-----------------------------------+ ; Fast 1200mV 0C Model Hold Summary ; +----------+-------+----------------+ ; Clock ; Slack ; End Point TNS ; +----------+-------+----------------+ ; FPGA_CLK ; 0.186 ; 0.000 ; +----------+-------+----------------+ ----------------------------------------- ; Fast 1200mV 0C Model Recovery Summary ; ----------------------------------------- No paths to report. ---------------------------------------- ; Fast 1200mV 0C Model Removal Summary ; ---------------------------------------- No paths to report. +--------------------------------------------------+ ; Fast 1200mV 0C Model Minimum Pulse Width Summary ; +----------+--------+------------------------------+ ; Clock ; Slack ; End Point TNS ; +----------+--------+------------------------------+ ; FPGA_CLK ; 19.206 ; 0.000 ; +----------+--------+------------------------------+ +----------------------------------------------------------------------------------------------------------------------------------------------+ ; Fast 1200mV 0C Model Setup: 'FPGA_CLK' ; +--------+----------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+----------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+ ; 37.258 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.695 ; ; 37.258 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.695 ; ; 37.258 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.695 ; ; 37.258 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.695 ; ; 37.258 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.695 ; ; 37.258 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.034 ; 2.695 ; ; 37.258 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[6] ; 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Low Pulse Width ; FPGA_CLK ; Rise ; inst2|ledBuf|clk ; ; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|ce0Prev|clk ; ; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[0]~en|clk ; ; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[1]~en|clk ; ; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[2]~en|clk ; ; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[3]~en|clk ; ; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[4]~en|clk ; ; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[5]~en|clk ; ; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[6]~en|clk ; ; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|data0[7]~en|clk ; ; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|memory_rtl_0_bypass[0]|clk ; ; 19.449 ; 19.449 ; 0.000 ; Low Pulse Width ; FPGA_CLK ; Rise ; inst3|memory_rtl_0_bypass[1]|clk ; +--------+--------------+----------------+-----------------+----------+------------+--------------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------+ ; Setup Times ; +-------------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+-------+-------+------------+-----------------+ ; Address[*] ; FPGA_CLK ; 1.870 ; 2.790 ; Rise ; FPGA_CLK ; ; Address[0] ; FPGA_CLK ; 1.406 ; 2.280 ; Rise ; FPGA_CLK ; ; Address[1] ; FPGA_CLK ; 1.608 ; 2.521 ; Rise ; FPGA_CLK ; ; Address[2] ; FPGA_CLK ; 1.670 ; 2.595 ; Rise ; FPGA_CLK ; ; Address[3] ; FPGA_CLK ; 1.725 ; 2.665 ; Rise ; FPGA_CLK ; ; Address[4] ; FPGA_CLK ; 1.852 ; 2.772 ; Rise ; FPGA_CLK ; ; Address[5] ; FPGA_CLK ; 1.870 ; 2.790 ; Rise ; FPGA_CLK ; ; Address[6] ; FPGA_CLK ; 1.572 ; 2.448 ; Rise ; FPGA_CLK ; ; Address[7] ; FPGA_CLK ; 1.347 ; 2.217 ; Rise ; FPGA_CLK ; ; Data[*] ; FPGA_CLK ; 1.188 ; 2.010 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 1.055 ; 1.824 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 1.188 ; 2.010 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 1.172 ; 1.992 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 1.169 ; 1.978 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 1.110 ; 1.938 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 1.137 ; 1.962 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 1.087 ; 1.899 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 1.097 ; 1.912 ; Rise ; FPGA_CLK ; ; nCE ; FPGA_CLK ; 2.918 ; 3.911 ; Rise ; FPGA_CLK ; ; nOE ; FPGA_CLK ; 2.320 ; 3.258 ; Rise ; FPGA_CLK ; ; nWE ; FPGA_CLK ; 2.406 ; 3.114 ; Rise ; FPGA_CLK ; +-------------+------------+-------+-------+------------+-----------------+ +---------------------------------------------------------------------------+ ; Hold Times ; +-------------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+--------+--------+------------+-----------------+ ; Address[*] ; FPGA_CLK ; -0.844 ; -1.640 ; Rise ; FPGA_CLK ; ; Address[0] ; FPGA_CLK ; -0.898 ; -1.692 ; Rise ; FPGA_CLK ; ; Address[1] ; FPGA_CLK ; -1.064 ; -1.890 ; Rise ; FPGA_CLK ; ; Address[2] ; FPGA_CLK ; -1.138 ; -1.979 ; Rise ; FPGA_CLK ; ; Address[3] ; FPGA_CLK ; -1.179 ; -2.027 ; Rise ; FPGA_CLK ; ; Address[4] ; FPGA_CLK ; -1.018 ; -1.859 ; Rise ; FPGA_CLK ; ; Address[5] ; FPGA_CLK ; -1.118 ; -1.954 ; Rise ; FPGA_CLK ; ; Address[6] ; FPGA_CLK ; -1.040 ; -1.852 ; Rise ; FPGA_CLK ; ; Address[7] ; FPGA_CLK ; -0.844 ; -1.640 ; Rise ; FPGA_CLK ; ; Data[*] ; FPGA_CLK ; -0.548 ; -1.342 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; -0.548 ; -1.342 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; -0.644 ; -1.456 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; -0.761 ; -1.594 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; -0.751 ; -1.571 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; -0.614 ; -1.429 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; -0.652 ; -1.468 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; -0.620 ; -1.417 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; -0.751 ; -1.567 ; Rise ; FPGA_CLK ; ; nCE ; FPGA_CLK ; -0.933 ; -1.757 ; Rise ; FPGA_CLK ; ; nOE ; FPGA_CLK ; -0.970 ; -1.777 ; Rise ; FPGA_CLK ; ; nWE ; FPGA_CLK ; -0.868 ; -1.640 ; Rise ; FPGA_CLK ; +-------------+------------+--------+--------+------------+-----------------+ +---------------------------------------------------------------------------------------------------------+ ; Clock to Output Times ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data[*] ; FPGA_CLK ; 5.018 ; 4.837 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 3.351 ; 3.367 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 3.472 ; 3.491 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 3.527 ; 3.561 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 3.493 ; 3.513 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 3.971 ; 4.093 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 3.867 ; 3.960 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 5.018 ; 4.837 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 3.616 ; 3.680 ; Rise ; FPGA_CLK ; ; FPGA_LED_1 ; FPGA_CLK ; 3.740 ; 3.668 ; Rise ; FPGA_CLK ; ; FPGA_LED_2 ; FPGA_CLK ; 1.381 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_2 ; FPGA_CLK ; ; 1.342 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_3 ; FPGA_CLK ; 1.380 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ; ; FPGA_LED_3 ; FPGA_CLK ; ; 1.342 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ; +------------+------------+-------+-------+------------+--------------------------------------------------+ +---------------------------------------------------------------------------------------------------------+ ; Minimum Clock to Output Times ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data[*] ; FPGA_CLK ; 3.279 ; 3.292 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 3.279 ; 3.292 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 3.395 ; 3.411 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 3.448 ; 3.479 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 3.415 ; 3.432 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 3.873 ; 3.989 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 3.774 ; 3.862 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 4.940 ; 4.754 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 3.533 ; 3.593 ; Rise ; FPGA_CLK ; ; FPGA_LED_1 ; FPGA_CLK ; 3.649 ; 3.582 ; Rise ; FPGA_CLK ; ; FPGA_LED_2 ; FPGA_CLK ; 1.151 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_2 ; FPGA_CLK ; ; 1.111 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_3 ; FPGA_CLK ; 1.150 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ; ; FPGA_LED_3 ; FPGA_CLK ; ; 1.111 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ; +------------+------------+-------+-------+------------+--------------------------------------------------+ +-----------------------------------------------------------------------+ ; Output Enable Times ; +-----------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ ; Data[*] ; FPGA_CLK ; 4.112 ; 4.093 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 4.112 ; 4.093 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 4.253 ; 4.234 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 4.221 ; 4.202 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 4.244 ; 4.225 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 4.524 ; 4.505 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 4.531 ; 4.512 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 4.376 ; 4.357 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 4.420 ; 4.401 ; Rise ; FPGA_CLK ; +-----------+------------+-------+-------+------------+-----------------+ +-----------------------------------------------------------------------+ ; Minimum Output Enable Times ; +-----------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ ; Data[*] ; FPGA_CLK ; 3.172 ; 3.172 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 3.172 ; 3.172 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 3.307 ; 3.307 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 3.277 ; 3.277 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 3.299 ; 3.299 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 3.567 ; 3.567 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 3.574 ; 3.574 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 3.424 ; 3.424 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 3.467 ; 3.467 ; Rise ; FPGA_CLK ; +-----------+------------+-------+-------+------------+-----------------+ +-------------------------------------------------------------------------------+ ; Output Disable Times ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data[*] ; FPGA_CLK ; 4.168 ; 4.168 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 4.168 ; 4.168 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 4.326 ; 4.326 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 4.298 ; 4.298 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 4.320 ; 4.320 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 4.666 ; 4.666 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 4.664 ; 4.664 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 4.513 ; 4.513 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 4.530 ; 4.530 ; Rise ; FPGA_CLK ; +-----------+------------+-----------+-----------+------------+-----------------+ +-------------------------------------------------------------------------------+ ; Minimum Output Disable Times ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data[*] ; FPGA_CLK ; 3.226 ; 3.358 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 3.226 ; 3.358 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 3.378 ; 3.510 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 3.351 ; 3.483 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 3.372 ; 3.504 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 3.703 ; 3.835 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 3.702 ; 3.834 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 3.556 ; 3.688 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 3.573 ; 3.705 ; Rise ; FPGA_CLK ; +-----------+------------+-----------+-----------+------------+-----------------+ --------------------------------------------- ; Fast 1200mV 0C Model Metastability Report ; --------------------------------------------- No synchronizer chains to report. +------------------------------------------------------------------------------+ ; Multicorner Timing Analysis Summary ; +------------------+--------+-------+----------+---------+---------------------+ ; Clock ; Setup ; Hold ; Recovery ; Removal ; Minimum Pulse Width ; +------------------+--------+-------+----------+---------+---------------------+ ; Worst-case Slack ; 33.637 ; 0.186 ; N/A ; N/A ; 19.206 ; ; FPGA_CLK ; 33.637 ; 0.186 ; N/A ; N/A ; 19.206 ; ; Design-wide TNS ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; ; FPGA_CLK ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ; +------------------+--------+-------+----------+---------+---------------------+ +-------------------------------------------------------------------------+ ; Setup Times ; +-------------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+-------+-------+------------+-----------------+ ; Address[*] ; FPGA_CLK ; 4.276 ; 4.467 ; Rise ; FPGA_CLK ; ; Address[0] ; FPGA_CLK ; 3.265 ; 3.408 ; Rise ; FPGA_CLK ; ; Address[1] ; FPGA_CLK ; 3.595 ; 3.838 ; Rise ; FPGA_CLK ; ; Address[2] ; FPGA_CLK ; 3.758 ; 4.009 ; Rise ; FPGA_CLK ; ; Address[3] ; FPGA_CLK ; 3.867 ; 4.116 ; Rise ; FPGA_CLK ; ; Address[4] ; FPGA_CLK ; 4.197 ; 4.467 ; Rise ; FPGA_CLK ; ; Address[5] ; FPGA_CLK ; 4.276 ; 4.446 ; Rise ; FPGA_CLK ; ; Address[6] ; FPGA_CLK ; 3.546 ; 3.843 ; Rise ; FPGA_CLK ; ; Address[7] ; FPGA_CLK ; 3.041 ; 3.255 ; Rise ; FPGA_CLK ; ; Data[*] ; FPGA_CLK ; 2.611 ; 2.949 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 2.367 ; 2.631 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 2.611 ; 2.949 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 2.576 ; 2.925 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 2.580 ; 2.915 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 2.384 ; 2.721 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 2.368 ; 2.710 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 2.314 ; 2.657 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 2.351 ; 2.677 ; Rise ; FPGA_CLK ; ; nCE ; FPGA_CLK ; 6.739 ; 6.730 ; Rise ; FPGA_CLK ; ; nOE ; FPGA_CLK ; 5.549 ; 5.716 ; Rise ; FPGA_CLK ; ; nWE ; FPGA_CLK ; 5.354 ; 5.775 ; Rise ; FPGA_CLK ; +-------------+------------+-------+-------+------------+-----------------+ +---------------------------------------------------------------------------+ ; Hold Times ; +-------------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+--------+--------+------------+-----------------+ ; Address[*] ; FPGA_CLK ; -0.844 ; -1.640 ; Rise ; FPGA_CLK ; ; Address[0] ; FPGA_CLK ; -0.898 ; -1.692 ; Rise ; FPGA_CLK ; ; Address[1] ; FPGA_CLK ; -1.064 ; -1.890 ; Rise ; FPGA_CLK ; ; Address[2] ; FPGA_CLK ; -1.138 ; -1.979 ; Rise ; FPGA_CLK ; ; Address[3] ; FPGA_CLK ; -1.179 ; -2.027 ; Rise ; FPGA_CLK ; ; Address[4] ; FPGA_CLK ; -1.018 ; -1.859 ; Rise ; FPGA_CLK ; ; Address[5] ; FPGA_CLK ; -1.118 ; -1.954 ; Rise ; FPGA_CLK ; ; Address[6] ; FPGA_CLK ; -1.040 ; -1.852 ; Rise ; FPGA_CLK ; ; Address[7] ; FPGA_CLK ; -0.844 ; -1.640 ; Rise ; FPGA_CLK ; ; Data[*] ; FPGA_CLK ; -0.548 ; -1.193 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; -0.548 ; -1.193 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; -0.644 ; -1.385 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; -0.761 ; -1.594 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; -0.751 ; -1.571 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; -0.614 ; -1.340 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; -0.652 ; -1.382 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; -0.620 ; -1.352 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; -0.751 ; -1.567 ; Rise ; FPGA_CLK ; ; nCE ; FPGA_CLK ; -0.933 ; -1.757 ; Rise ; FPGA_CLK ; ; nOE ; FPGA_CLK ; -0.970 ; -1.777 ; Rise ; FPGA_CLK ; ; nWE ; FPGA_CLK ; -0.868 ; -1.640 ; Rise ; FPGA_CLK ; +-------------+------------+--------+--------+------------+-----------------+ +---------------------------------------------------------------------------------------------------------+ ; Clock to Output Times ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data[*] ; FPGA_CLK ; 9.467 ; 8.950 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 7.009 ; 6.766 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 7.283 ; 6.997 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 7.398 ; 7.139 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 7.316 ; 7.015 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 8.372 ; 8.094 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 8.254 ; 7.936 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 9.467 ; 8.950 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 7.543 ; 7.354 ; Rise ; FPGA_CLK ; ; FPGA_LED_1 ; FPGA_CLK ; 7.494 ; 7.753 ; Rise ; FPGA_CLK ; ; FPGA_LED_2 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_2 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_3 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ; ; FPGA_LED_3 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ; +------------+------------+-------+-------+------------+--------------------------------------------------+ +---------------------------------------------------------------------------------------------------------+ ; Minimum Clock to Output Times ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data[*] ; FPGA_CLK ; 3.279 ; 3.292 ; Rise ; FPGA_CLK ; ; Data[0] ; FPGA_CLK ; 3.279 ; 3.292 ; Rise ; FPGA_CLK ; ; Data[1] ; FPGA_CLK ; 3.395 ; 3.411 ; Rise ; FPGA_CLK ; ; Data[2] ; FPGA_CLK ; 3.448 ; 3.479 ; Rise ; FPGA_CLK ; ; Data[3] ; FPGA_CLK ; 3.415 ; 3.432 ; Rise ; FPGA_CLK ; ; Data[4] ; FPGA_CLK ; 3.873 ; 3.989 ; Rise ; FPGA_CLK ; ; Data[5] ; FPGA_CLK ; 3.774 ; 3.862 ; Rise ; FPGA_CLK ; ; Data[6] ; FPGA_CLK ; 4.940 ; 4.754 ; Rise ; FPGA_CLK ; ; Data[7] ; FPGA_CLK ; 3.533 ; 3.593 ; Rise ; FPGA_CLK ; ; FPGA_LED_1 ; FPGA_CLK ; 3.649 ; 3.582 ; Rise ; FPGA_CLK ; ; FPGA_LED_2 ; FPGA_CLK ; 1.151 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_2 ; FPGA_CLK ; ; 1.111 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_3 ; FPGA_CLK ; 1.150 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ; ; FPGA_LED_3 ; FPGA_CLK ; ; 1.111 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ; +------------+------------+-------+-------+------------+--------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Board Trace Model Assignments ; +---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ ; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ; +---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ ; FPGA_LED_1 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; FPGA_LED_2 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; FPGA_LED_3 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; Data[7] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; Data[6] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; Data[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; Data[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; Data[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; Data[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; Data[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; Data[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; ~ALTERA_nCEO~ ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ +----------------------------------------------------------------------------+ ; Input Transition Times ; +-------------------------+--------------+-----------------+-----------------+ ; Pin ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ; +-------------------------+--------------+-----------------+-----------------+ ; Data[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Data[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Data[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Data[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Data[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Data[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Data[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Data[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; FPGA_CLK ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; nCE ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; nWE ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Address[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Address[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Address[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Address[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Address[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Address[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Address[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Address[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; nOE ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; ~ALTERA_ASDO_DATA1~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; ~ALTERA_FLASH_nCE_nCSO~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; ~ALTERA_DATA0~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; +-------------------------+--------------+-----------------+-----------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow Corner Signal Integrity Metrics ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; FPGA_LED_1 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0671 V ; 0.235 V ; 0.176 V ; 6.85e-10 s ; 6.31e-10 s ; Yes ; No ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0671 V ; 0.235 V ; 0.176 V ; 6.85e-10 s ; 6.31e-10 s ; Yes ; No ; ; FPGA_LED_2 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ; ; FPGA_LED_3 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ; ; Data[7] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; ; Data[6] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.08 V ; -0.00526 V ; 0.185 V ; 0.249 V ; 5.8e-09 s ; 4.45e-09 s ; Yes ; Yes ; 3.08 V ; 7.47e-07 V ; 3.08 V ; -0.00526 V ; 0.185 V ; 0.249 V ; 5.8e-09 s ; 4.45e-09 s ; Yes ; Yes ; ; Data[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; ; Data[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; ; Data[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; ; Data[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; ; Data[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; ; Data[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; ; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 2.58e-07 V ; 3.13 V ; -0.0964 V ; 0.164 V ; 0.127 V ; 3.14e-10 s ; 3.99e-10 s ; Yes ; Yes ; 3.08 V ; 2.58e-07 V ; 3.13 V ; -0.0964 V ; 0.164 V ; 0.127 V ; 3.14e-10 s ; 3.99e-10 s ; Yes ; Yes ; ; ~ALTERA_nCEO~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Fast Corner Signal Integrity Metrics ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; FPGA_LED_1 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.6 V ; -0.129 V ; 0.303 V ; 0.209 V ; 4.54e-10 s ; 4.11e-10 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.6 V ; -0.129 V ; 0.303 V ; 0.209 V ; 4.54e-10 s ; 4.11e-10 s ; No ; No ; ; FPGA_LED_2 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ; ; FPGA_LED_3 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ; ; Data[7] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; ; Data[6] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.48 V ; -0.0176 V ; 0.357 V ; 0.323 V ; 3.9e-09 s ; 3.06e-09 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.48 V ; -0.0176 V ; 0.357 V ; 0.323 V ; 3.9e-09 s ; 3.06e-09 s ; No ; No ; ; Data[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; ; Data[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; ; Data[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; ; Data[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; ; Data[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; ; Data[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; ; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 6.53e-08 V ; 3.65 V ; -0.246 V ; 0.406 V ; 0.305 V ; 1.57e-10 s ; 2.13e-10 s ; No ; Yes ; 3.46 V ; 6.53e-08 V ; 3.65 V ; -0.246 V ; 0.406 V ; 0.305 V ; 1.57e-10 s ; 2.13e-10 s ; No ; Yes ; ; ~ALTERA_nCEO~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ +-------------------------------------------------------------------+ ; Setup Transfers ; +------------+----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+----------+----------+----------+----------+----------+ ; FPGA_CLK ; FPGA_CLK ; 1342 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +-------------------------------------------------------------------+ ; Hold Transfers ; +------------+----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+----------+----------+----------+----------+----------+ ; FPGA_CLK ; FPGA_CLK ; 1342 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. --------------- ; Report TCCS ; --------------- No dedicated SERDES Transmitter circuitry present in device or used in design --------------- ; Report RSKM ; --------------- No non-DPA dedicated SERDES Receiver circuitry present in device or used in design +------------------------------------------------+ ; Unconstrained Paths ; +---------------------------------+-------+------+ ; Property ; Setup ; Hold ; +---------------------------------+-------+------+ ; Illegal Clocks ; 0 ; 0 ; ; Unconstrained Clocks ; 0 ; 0 ; ; Unconstrained Input Ports ; 19 ; 19 ; ; Unconstrained Input Port Paths ; 87 ; 87 ; ; Unconstrained Output Ports ; 11 ; 11 ; ; Unconstrained Output Port Paths ; 19 ; 19 ; +---------------------------------+-------+------+ +------------------------------------+ ; TimeQuest Timing Analyzer Messages ; +------------------------------------+ Info: ******************************************************************* Info: Running Quartus II 64-Bit TimeQuest Timing Analyzer Info: Version 13.1.0 Build 162 10/23/2013 SJ Full Version Info: Processing started: Tue Mar 12 17:46:53 2024 Info: Command: quartus_sta MainController -c MainController Info: qsta_default_script.tcl version: #1 Info (11104): Parallel Compilation has detected 8 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 4 of the 4 physical processors detected instead. Info (21077): Core supply voltage is 1.2V Info (21077): Low junction temperature is 0 degrees C Info (21077): High junction temperature is 85 degrees C Critical Warning (332012): Synopsys Design Constraints File file not found: 'MainController.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design. Info (332142): No user constrained generated clocks found in the design. Calling "derive_pll_clocks -create_base_clocks" Info (332110): Deriving PLL clocks Info (332110): create_clock -period 40.000 -waveform {0.000 20.000} -name FPGA_CLK FPGA_CLK Info (332110): create_generated_clock -source {inst|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 4 -duty_cycle 50.00 -name {inst|altpll_component|auto_generated|pll1|clk[0]} {inst|altpll_component|auto_generated|pll1|clk[0]} Info (332110): create_generated_clock -source {inst|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 8 -duty_cycle 50.00 -name {inst|altpll_component|auto_generated|pll1|clk[1]} {inst|altpll_component|auto_generated|pll1|clk[1]} Info (332142): No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0" Info (332096): The command derive_clocks did not find any clocks to derive. No clocks were created or changed. Info (332143): No user constrained clock uncertainty found in the design. Calling "derive_clock_uncertainty" Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties. Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON Info: Analyzing Slow 1200mV 85C Model Info (332146): Worst-case setup slack is 33.637 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 33.637 0.000 FPGA_CLK Info (332146): Worst-case hold slack is 0.454 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.454 0.000 FPGA_CLK Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 19.618 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 19.618 0.000 FPGA_CLK Info: Analyzing Slow 1200mV 0C Model Info (334003): Started post-fitting delay annotation Info (334004): Delay annotation completed successfully Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties. Info (332146): Worst-case setup slack is 34.094 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 34.094 0.000 FPGA_CLK Info (332146): Worst-case hold slack is 0.402 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.402 0.000 FPGA_CLK Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 19.600 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 19.600 0.000 FPGA_CLK Info: Analyzing Fast 1200mV 0C Model Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties. Info (332146): Worst-case setup slack is 37.258 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 37.258 0.000 FPGA_CLK Info (332146): Worst-case hold slack is 0.186 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.186 0.000 FPGA_CLK Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 19.206 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 19.206 0.000 FPGA_CLK Info (332102): Design is not fully constrained for setup requirements Info (332102): Design is not fully constrained for hold requirements Info: Quartus II 64-Bit TimeQuest Timing Analyzer was successful. 0 errors, 1 warning Info: Peak virtual memory: 4700 megabytes Info: Processing ended: Tue Mar 12 17:46:55 2024 Info: Elapsed time: 00:00:02 Info: Total CPU time (on all processors): 00:00:02