Razvalyaev/XC7Z020_TEST
1
0
Fork 0
Code Issues Pull Requests Actions Packages Projects Releases Wiki Activity
22 Commits 1 Branch 0 Tags
e4ecd30c6d10dd20060fc4f5f36e25e65e4db2ad
T
Clone
Open with VS Code Open with VSCodium Open with Intellij IDEA
Download ZIP Download TAR.GZ Download BUNDLE
Stanislav e4ecd30c6d Добавил IP ядро, которое реагирует на изменение входного вектора и защелкивает свои внутренние тики и данные. А дальше через AXI_DMA заполняет ячейки памяти в DDR напрямую без PS. Дизайн собрался. В приложении тестовый код тоже стартанул, но данные не приезжают.
2025-12-04 18:56:58 +03:00
Packages
Изменил дизайн аппаратной части: добавил сигналы PB как входы и заменил один AXI_LED_IP на AXI_GPIO для управления вторым светодиодом. После переноса изменений в SDK необходимо повторно создавать файл поддержки BSP. За ним на новой платформе организовывать проект FSBL. Перенастраивать старый проект (я пока сделал так) или создавать новый, который бы ссылался на новый BSP. Если корректируешь предыдущее приложение (старый проект), то необходимо вручную прописать файл .elf для загрузки ПО во флеш. Но в целом, это работает.
2025-11-26 14:44:35 +03:00
XC7Z020.cache
Добавил IP ядро, которое реагирует на изменение входного вектора и защелкивает свои внутренние тики и данные. А дальше через AXI_DMA заполняет ячейки памяти в DDR напрямую без PS. Дизайн собрался. В приложении тестовый код тоже стартанул, но данные не приезжают.
2025-12-04 18:56:58 +03:00
XC7Z020.hw
К адресам памяти обращаюсь напрямую. Это не ломает проект и программа в zynq не падает. В режиме debug слежу за заполнением ячеек памяти, но видно, что скорее всего некоторые изменения на шине пропускаю. Поэтому сделал дизайн с прерываниями. Сам обработчик в SDK еще не писал.
2025-12-02 18:35:40 +03:00
XC7Z020.ip_user_files
Добавил IP ядро, которое реагирует на изменение входного вектора и защелкивает свои внутренние тики и данные. А дальше через AXI_DMA заполняет ячейки памяти в DDR напрямую без PS. Дизайн собрался. В приложении тестовый код тоже стартанул, но данные не приезжают.
2025-12-04 18:56:58 +03:00
XC7Z020.runs
Добавил IP ядро, которое реагирует на изменение входного вектора и защелкивает свои внутренние тики и данные. А дальше через AXI_DMA заполняет ячейки памяти в DDR напрямую без PS. Дизайн собрался. В приложении тестовый код тоже стартанул, но данные не приезжают.
2025-12-04 18:56:58 +03:00
XC7Z020.sdk
Добавил IP ядро, которое реагирует на изменение входного вектора и защелкивает свои внутренние тики и данные. А дальше через AXI_DMA заполняет ячейки памяти в DDR напрямую без PS. Дизайн собрался. В приложении тестовый код тоже стартанул, но данные не приезжают.
2025-12-04 18:56:58 +03:00
XC7Z020.srcs
Добавил IP ядро, которое реагирует на изменение входного вектора и защелкивает свои внутренние тики и данные. А дальше через AXI_DMA заполняет ячейки памяти в DDR напрямую без PS. Дизайн собрался. В приложении тестовый код тоже стартанул, но данные не приезжают.
2025-12-04 18:56:58 +03:00
XC7Z020.tmp
Добавил IP ядро, которое реагирует на изменение входного вектора и защелкивает свои внутренние тики и данные. А дальше через AXI_DMA заполняет ячейки памяти в DDR напрямую без PS. Дизайн собрался. В приложении тестовый код тоже стартанул, но данные не приезжают.
2025-12-04 18:56:58 +03:00
ip_upgrade.log
Добавил IP ядро, которое реагирует на изменение входного вектора и защелкивает свои внутренние тики и данные. А дальше через AXI_DMA заполняет ячейки памяти в DDR напрямую без PS. Дизайн собрался. В приложении тестовый код тоже стартанул, но данные не приезжают.
2025-12-04 18:56:58 +03:00
README.md
Initial commit
2023-03-08 17:17:05 +03:00
XC7Z020.xpr
Добавил IP ядро, которое реагирует на изменение входного вектора и защелкивает свои внутренние тики и данные. А дальше через AXI_DMA заполняет ячейки памяти в DDR напрямую без PS. Дизайн собрался. В приложении тестовый код тоже стартанул, но данные не приезжают.
2025-12-04 18:56:58 +03:00
Протокол сопряжения.docx
К адресам памяти обращаюсь напрямую. Это не ломает проект и программа в zynq не падает. В режиме debug слежу за заполнением ячеек памяти, но видно, что скорее всего некоторые изменения на шине пропускаю. Поэтому сделал дизайн с прерываниями. Сам обработчик в SDK еще не писал.
2025-12-02 18:35:40 +03:00

README.md

XC7Z020

Reference in New Issue View Git Blame Copy Permalink
S
Description
No description provided
Readme
100 MiB
Languages
VHDL 55.7%
C 21.1%
Verilog 16.7%
SystemVerilog 2.5%
PureBasic 1.3%
Other 2.5%