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Fitter report for MainController
Tue Mar 12 17:46:50 2024
Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Full Version
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. I/O Assignment Warnings
6. Incremental Compilation Preservation Summary
7. Incremental Compilation Partition Settings
8. Incremental Compilation Placement Preservation
9. Pin-Out File
10. Fitter Resource Usage Summary
11. Fitter Partition Statistics
12. Input Pins
13. Output Pins
14. Bidir Pins
15. Dual Purpose and Dedicated Pins
16. I/O Bank Usage
17. All Package Pins
18. PLL Summary
19. PLL Usage
20. Fitter Resource Utilization by Entity
21. Delay Chain Summary
22. Pad To Core Delay Chain Fanout
23. Control Signals
24. Global & Other Fast Signals
25. Non-Global High Fan-Out Signals
26. Fitter RAM Summary
27. Routing Usage Summary
28. LAB Logic Elements
29. LAB-wide Signals
30. LAB Signals Sourced
31. LAB Signals Sourced Out
32. LAB Distinct Inputs
33. I/O Rules Summary
34. I/O Rules Details
35. I/O Rules Matrix
36. Fitter Device Options
37. Operating Settings and Conditions
38. Fitter Messages
39. Fitter Suppressed Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
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to the terms and conditions of the Altera Program License
Subscription Agreement, Altera MegaCore Function License
Agreement, or other applicable license agreement, including,
without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
Altera or its authorized distributors. Please refer to the
applicable agreement for further details.
+----------------------------------------------------------------------------------+
; Fitter Summary ;
+------------------------------------+---------------------------------------------+
; Fitter Status ; Successful - Tue Mar 12 17:46:50 2024 ;
; Quartus II 64-Bit Version ; 13.1.0 Build 162 10/23/2013 SJ Full Version ;
; Revision Name ; MainController ;
; Top-level Entity Name ; MainController ;
; Family ; Cyclone III ;
; Device ; EP3C25Q240C8 ;
; Timing Models ; Final ;
; Total logic elements ; 95 / 24,624 ( < 1 % ) ;
; Total combinational functions ; 67 / 24,624 ( < 1 % ) ;
; Dedicated logic registers ; 80 / 24,624 ( < 1 % ) ;
; Total registers ; 80 ;
; Total pins ; 23 / 149 ( 15 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 2,048 / 608,256 ( < 1 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ;
; Total PLLs ; 1 / 4 ( 25 % ) ;
+------------------------------------+---------------------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Option ; Setting ; Default Value ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Device ; EP3C25Q240C8 ; ;
; Nominal Core Supply Voltage ; 1.2V ; ;
; Minimum Core Junction Temperature ; 0 ; ;
; Maximum Core Junction Temperature ; 85 ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Device I/O Standard ; 2.5 V ; ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Auto Merge PLLs ; On ; On ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Perform Clocking Topology Analysis During Routing ; Off ; Off ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Hold Timing ; All Paths ; All Paths ;
; Optimize Multi-Corner Timing ; On ; On ;
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
; SSN Optimization ; Off ; Off ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate full fit report during ECO compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; Normal ; Normal ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ;
; Allow Single-ended Buffer for Differential-XSTL Input ; Off ; Off ;
; Treat Bidirectional Pin as Output Pin ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Reserve all unused pins ; As input tri-stated with weak pull-up ; As input tri-stated with weak pull-up ;
; Synchronizer Identification ; Off ; Off ;
; Enable Beneficial Skew Optimization ; On ; On ;
; Optimize Design for Metastability ; On ; On ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
; RAM Bit Reservation (Cyclone III) ; Off ; Off ;
; Enable input tri-state on active configuration pins in user mode ; Off ; Off ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 8 ;
; Maximum allowed ; 4 ;
; ; ;
; Average used ; 1.00 ;
; Maximum used ; 4 ;
; ; ;
; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ;
; Processors 2-4 ; < 0.1% ;
; Processors 5-8 ; 0.0% ;
+----------------------------+-------------+
+-------------------------------------+
; I/O Assignment Warnings ;
+------------+------------------------+
; Pin Name ; Reason ;
+------------+------------------------+
; FPGA_LED_1 ; Missing drive strength ;
; FPGA_LED_2 ; Missing drive strength ;
; FPGA_LED_3 ; Missing drive strength ;
; Data[7] ; Missing drive strength ;
; Data[6] ; Missing drive strength ;
; Data[5] ; Missing drive strength ;
; Data[4] ; Missing drive strength ;
; Data[3] ; Missing drive strength ;
; Data[2] ; Missing drive strength ;
; Data[1] ; Missing drive strength ;
; Data[0] ; Missing drive strength ;
+------------+------------------------+
+--------------------------------------------------------------------------------------------------+
; Incremental Compilation Preservation Summary ;
+---------------------+--------------------+----------------------------+--------------------------+
; Type ; Total [A + B] ; From Design Partitions [A] ; From Rapid Recompile [B] ;
+---------------------+--------------------+----------------------------+--------------------------+
; Placement (by node) ; ; ; ;
; -- Requested ; 0.00 % ( 0 / 224 ) ; 0.00 % ( 0 / 224 ) ; 0.00 % ( 0 / 224 ) ;
; -- Achieved ; 0.00 % ( 0 / 224 ) ; 0.00 % ( 0 / 224 ) ; 0.00 % ( 0 / 224 ) ;
; ; ; ; ;
; Routing (by net) ; ; ; ;
; -- Requested ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
; -- Achieved ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
+---------------------+--------------------+----------------------------+--------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; Auto-generated ; Source File ; N/A ; Source File ; N/A ; hard_block:auto_generated_inst ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Partition Name ; Preservation Achieved ; Preservation Level Used ; Netlist Type Used ; Preservation Method ; Notes ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Top ; 0.00 % ( 0 / 211 ) ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; 0.00 % ( 0 / 13 ) ; N/A ; Source File ; N/A ; ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/GITEA/altera/MainController/output_files/MainController.pin.
+-------------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+---------------------------+
; Resource ; Usage ;
+---------------------------------------------+---------------------------+
; Total logic elements ; 95 / 24,624 ( < 1 % ) ;
; -- Combinational with no register ; 15 ;
; -- Register only ; 28 ;
; -- Combinational with a register ; 52 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 20 ;
; -- 3 input functions ; 20 ;
; -- <=2 input functions ; 27 ;
; -- Register only ; 28 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 44 ;
; -- arithmetic mode ; 23 ;
; ; ;
; Total registers* ; 80 / 25,294 ( < 1 % ) ;
; -- Dedicated logic registers ; 80 / 24,624 ( < 1 % ) ;
; -- I/O registers ; 0 / 670 ( 0 % ) ;
; ; ;
; Total LABs: partially or completely used ; 8 / 1,539 ( < 1 % ) ;
; Virtual pins ; 0 ;
; I/O pins ; 23 / 149 ( 15 % ) ;
; -- Clock pins ; 1 / 8 ( 13 % ) ;
; -- Dedicated input pins ; 0 / 9 ( 0 % ) ;
; ; ;
; Global signals ; 3 ;
; M9Ks ; 1 / 66 ( 2 % ) ;
; Total block memory bits ; 2,048 / 608,256 ( < 1 % ) ;
; Total block memory implementation bits ; 9,216 / 608,256 ( 2 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ;
; PLLs ; 1 / 4 ( 25 % ) ;
; Global clocks ; 3 / 20 ( 15 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ;
; CRC blocks ; 0 / 1 ( 0 % ) ;
; ASMI blocks ; 0 / 1 ( 0 % ) ;
; Impedance control blocks ; 0 / 4 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 0% / 0% / 0% ;
; Peak interconnect usage (total/H/V) ; 2% / 2% / 2% ;
; Maximum fan-out ; 81 ;
; Highest non-global fan-out ; 30 ;
; Total fan-out ; 516 ;
; Average fan-out ; 2.20 ;
+---------------------------------------------+---------------------------+
* Register count does not include registers inside RAM blocks or DSP blocks.
+-----------------------------------------------------------------------------------------------------+
; Fitter Partition Statistics ;
+---------------------------------------------+----------------------+--------------------------------+
; Statistic ; Top ; hard_block:auto_generated_inst ;
+---------------------------------------------+----------------------+--------------------------------+
; Difficulty Clustering Region ; Low ; Low ;
; ; ; ;
; Total logic elements ; 95 / 24624 ( < 1 % ) ; 0 / 24624 ( 0 % ) ;
; -- Combinational with no register ; 15 ; 0 ;
; -- Register only ; 28 ; 0 ;
; -- Combinational with a register ; 52 ; 0 ;
; ; ; ;
; Logic element usage by number of LUT inputs ; ; ;
; -- 4 input functions ; 20 ; 0 ;
; -- 3 input functions ; 20 ; 0 ;
; -- <=2 input functions ; 27 ; 0 ;
; -- Register only ; 28 ; 0 ;
; ; ; ;
; Logic elements by mode ; ; ;
; -- normal mode ; 44 ; 0 ;
; -- arithmetic mode ; 23 ; 0 ;
; ; ; ;
; Total registers ; 80 ; 0 ;
; -- Dedicated logic registers ; 80 / 24624 ( < 1 % ) ; 0 / 24624 ( 0 % ) ;
; -- I/O registers ; 0 ; 0 ;
; ; ; ;
; Total LABs: partially or completely used ; 8 / 1539 ( < 1 % ) ; 0 / 1539 ( 0 % ) ;
; ; ; ;
; Virtual pins ; 0 ; 0 ;
; I/O pins ; 23 ; 0 ;
; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ; 0 / 132 ( 0 % ) ;
; Total memory bits ; 2048 ; 0 ;
; Total RAM block bits ; 9216 ; 0 ;
; PLL ; 0 / 4 ( 0 % ) ; 1 / 4 ( 25 % ) ;
; M9K ; 1 / 66 ( 1 % ) ; 0 / 66 ( 0 % ) ;
; Clock control block ; 1 / 24 ( 4 % ) ; 2 / 24 ( 8 % ) ;
; ; ; ;
; Connections ; ; ;
; -- Input Connections ; 10 ; 1 ;
; -- Registered Input Connections ; 0 ; 0 ;
; -- Output Connections ; 9 ; 2 ;
; -- Registered Output Connections ; 0 ; 0 ;
; ; ; ;
; Internal Connections ; ; ;
; -- Total Connections ; 508 ; 11 ;
; -- Registered Connections ; 161 ; 0 ;
; ; ; ;
; External Connections ; ; ;
; -- Top ; 16 ; 3 ;
; -- hard_block:auto_generated_inst ; 3 ; 0 ;
; ; ; ;
; Partition Interface ; ; ;
; -- Input Ports ; 12 ; 1 ;
; -- Output Ports ; 3 ; 2 ;
; -- Bidir Ports ; 8 ; 0 ;
; ; ; ;
; Registered Ports ; ; ;
; -- Registered Input Ports ; 0 ; 0 ;
; -- Registered Output Ports ; 0 ; 0 ;
; ; ; ;
; Port Connectivity ; ; ;
; -- Input Ports driven by GND ; 0 ; 0 ;
; -- Output Ports driven by GND ; 0 ; 0 ;
; -- Input Ports driven by VCC ; 0 ; 0 ;
; -- Output Ports driven by VCC ; 0 ; 0 ;
; -- Input Ports with no Source ; 0 ; 0 ;
; -- Output Ports with no Source ; 0 ; 0 ;
; -- Input Ports with no Fanout ; 0 ; 0 ;
; -- Output Ports with no Fanout ; 0 ; 0 ;
+---------------------------------------------+----------------------+--------------------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination Control Block ; Location assigned by ;
+------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+
; Address[0] ; 196 ; 7 ; 38 ; 34 ; 14 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ;
; Address[1] ; 231 ; 8 ; 14 ; 34 ; 14 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ;
; Address[2] ; 234 ; 8 ; 7 ; 34 ; 7 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ;
; Address[3] ; 233 ; 8 ; 7 ; 34 ; 0 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ;
; Address[4] ; 232 ; 8 ; 14 ; 34 ; 21 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ;
; Address[5] ; 235 ; 8 ; 7 ; 34 ; 14 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ;
; Address[6] ; 230 ; 8 ; 14 ; 34 ; 7 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ;
; Address[7] ; 195 ; 7 ; 38 ; 34 ; 0 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ;
; FPGA_CLK ; 31 ; 1 ; 0 ; 16 ; 0 ; 82 ; 0 ; yes ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ;
; nCE ; 219 ; 8 ; 20 ; 34 ; 14 ; 15 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ;
; nOE ; 217 ; 8 ; 20 ; 34 ; 0 ; 4 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ;
; nWE ; 218 ; 8 ; 20 ; 34 ; 7 ; 2 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ;
+------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Location assigned by ; Output Enable Source ; Output Enable Group ;
+------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
; FPGA_LED_1 ; 166 ; 6 ; 53 ; 22 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; FPGA_LED_2 ; 167 ; 6 ; 53 ; 23 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; FPGA_LED_3 ; 168 ; 6 ; 53 ; 23 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
+------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Bidir Pins ;
+---------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+--------------------+---------------------------+----------------------+------+----------------------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Output Termination ; Termination Control Block ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
+---------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+--------------------+---------------------------+----------------------+------+----------------------------------+---------------------+
; Data[0] ; 194 ; 7 ; 40 ; 34 ; 7 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[0]~en (inverted) ; - ;
; Data[1] ; 189 ; 7 ; 45 ; 34 ; 21 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[1]~en (inverted) ; - ;
; Data[2] ; 188 ; 7 ; 45 ; 34 ; 14 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[2]~en (inverted) ; - ;
; Data[3] ; 187 ; 7 ; 45 ; 34 ; 7 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[3]~en (inverted) ; - ;
; Data[4] ; 226 ; 8 ; 16 ; 34 ; 14 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[4]~en (inverted) ; - ;
; Data[5] ; 224 ; 8 ; 16 ; 34 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[5]~en (inverted) ; - ;
; Data[6] ; 223 ; 8 ; 18 ; 34 ; 21 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[6]~en (inverted) ; - ;
; Data[7] ; 221 ; 8 ; 18 ; 34 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[7]~en (inverted) ; - ;
+---------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+--------------------+---------------------------+----------------------+------+----------------------------------+---------------------+
+-------------------------------------------------------------------------------------------------------------------------------------+
; Dual Purpose and Dedicated Pins ;
+----------+-----------------------------------------+--------------------------+-------------------------+---------------------------+
; Location ; Pin Name ; Reserved As ; User Signal Name ; Pin Type ;
+----------+-----------------------------------------+--------------------------+-------------------------+---------------------------+
; 12 ; DIFFIO_L3n, DATA1, ASDO ; As input tri-stated ; ~ALTERA_ASDO_DATA1~ ; Dual Purpose Pin ;
; 14 ; DIFFIO_L4p, FLASH_nCE, nCSO ; As input tri-stated ; ~ALTERA_FLASH_nCE_nCSO~ ; Dual Purpose Pin ;
; 17 ; nSTATUS ; - ; - ; Dedicated Programming Pin ;
; 23 ; DCLK ; As output driving ground ; ~ALTERA_DCLK~ ; Dual Purpose Pin ;
; 24 ; DATA0 ; As input tri-stated ; ~ALTERA_DATA0~ ; Dual Purpose Pin ;
; 25 ; nCONFIG ; - ; - ; Dedicated Programming Pin ;
; 30 ; nCE ; - ; - ; Dedicated Programming Pin ;
; 153 ; CONF_DONE ; - ; - ; Dedicated Programming Pin ;
; 155 ; MSEL0 ; - ; - ; Dedicated Programming Pin ;
; 157 ; MSEL1 ; - ; - ; Dedicated Programming Pin ;
; 158 ; MSEL2 ; - ; - ; Dedicated Programming Pin ;
; 158 ; MSEL3 ; - ; - ; Dedicated Programming Pin ;
; 162 ; DIFFIO_R4n, nCEO ; Use as programming pin ; ~ALTERA_nCEO~ ; Dual Purpose Pin ;
; 167 ; DIFFIO_R3n, nWE ; Use as regular IO ; FPGA_LED_2 ; Dual Purpose Pin ;
; 168 ; DIFFIO_R3p, nOE ; Use as regular IO ; FPGA_LED_3 ; Dual Purpose Pin ;
; 194 ; DIFFIO_T20p, PADD0 ; Use as regular IO ; Data[0] ; Dual Purpose Pin ;
; 196 ; DIFFIO_T19n, PADD1 ; Use as regular IO ; Address[0] ; Dual Purpose Pin ;
; 218 ; DIFFIO_T10n, DATA2 ; Use as regular IO ; nWE ; Dual Purpose Pin ;
; 219 ; DIFFIO_T10p, DATA3 ; Use as regular IO ; nCE ; Dual Purpose Pin ;
; 221 ; DIFFIO_T9p, DATA4 ; Use as regular IO ; Data[7] ; Dual Purpose Pin ;
; 224 ; DIFFIO_T7n, DATA14, DQS3T/CQ3T#,DPCLK11 ; Use as regular IO ; Data[5] ; Dual Purpose Pin ;
; 226 ; DATA5 ; Use as regular IO ; Data[4] ; Dual Purpose Pin ;
; 231 ; DIFFIO_T6p, DATA6 ; Use as regular IO ; Address[1] ; Dual Purpose Pin ;
; 232 ; DIFFIO_T5n, DATA7 ; Use as regular IO ; Address[4] ; Dual Purpose Pin ;
; 233 ; DIFFIO_T3p, DATA11 ; Use as regular IO ; Address[3] ; Dual Purpose Pin ;
+----------+-----------------------------------------+--------------------------+-------------------------+---------------------------+
+------------------------------------------------------------+
; I/O Bank Usage ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1 ; 5 / 14 ( 36 % ) ; 3.3V ; -- ;
; 2 ; 0 / 17 ( 0 % ) ; 2.5V ; -- ;
; 3 ; 0 / 20 ( 0 % ) ; 2.5V ; -- ;
; 4 ; 0 / 22 ( 0 % ) ; 2.5V ; -- ;
; 5 ; 0 / 19 ( 0 % ) ; 2.5V ; -- ;
; 6 ; 4 / 15 ( 27 % ) ; 3.3V ; -- ;
; 7 ; 6 / 20 ( 30 % ) ; 3.3V ; -- ;
; 8 ; 13 / 22 ( 59 % ) ; 3.3V ; -- ;
+----------+------------------+---------------+--------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; 1 ; ; ; VCCD_PLL3 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 2 ; ; ; GNDA3 ; gnd ; ; ; -- ; ; -- ; -- ;
; 3 ; ; -- ; VCCA3 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; 4 ; 0 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 5 ; 1 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 6 ; 2 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 7 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 9 ; 5 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 12 ; 7 ; 1 ; ~ALTERA_ASDO_DATA1~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; 13 ; 8 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ;
; 14 ; 9 ; 1 ; ~ALTERA_FLASH_nCE_nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; 15 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 17 ; 11 ; 1 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ;
; 18 ; 12 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 19 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 20 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 21 ; 15 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 22 ; 16 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 23 ; 17 ; 1 ; ~ALTERA_DCLK~ ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; 24 ; 18 ; 1 ; ~ALTERA_DATA0~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; 25 ; 19 ; 1 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;
; 26 ; 20 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
; 27 ; 21 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
; 28 ; 22 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
; 29 ; 23 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
; 30 ; 24 ; 1 ; ^nCE ; ; ; ; -- ; ; -- ; -- ;
; 31 ; 25 ; 1 ; FPGA_CLK ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 32 ; 26 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 33 ; 27 ; 2 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 34 ; 28 ; 2 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 35 ; ; 2 ; VCCIO2 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; 36 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 37 ; 31 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 38 ; 32 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 39 ; 35 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 40 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 41 ; 36 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 42 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 43 ; 37 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 44 ; 38 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 45 ; 39 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 46 ; 40 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ;
; 47 ; ; 2 ; VCCIO2 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; 48 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 49 ; 43 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 50 ; 44 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 51 ; 45 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 52 ; 46 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 53 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 54 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 55 ; 49 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 56 ; 50 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 57 ; 51 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 58 ; ; -- ; VCCA1 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; 59 ; ; ; GNDA1 ; gnd ; ; ; -- ; ; -- ; -- ;
; 60 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 61 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 62 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 63 ; 54 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 64 ; 55 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 65 ; 56 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 66 ; ; 3 ; VCCIO3 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; 67 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 68 ; 59 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 69 ; 60 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 70 ; 61 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 71 ; 62 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 72 ; 63 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 73 ; 64 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 74 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 75 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 76 ; 67 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; -- ; -- ;
; 77 ; ; 3 ; VCCIO3 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; 78 ; 68 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 79 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 80 ; 72 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 81 ; 73 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 82 ; 74 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 83 ; 77 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 84 ; 79 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 85 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 86 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 87 ; 81 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 88 ; 82 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 89 ; 86 ; 3 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; 90 ; 87 ; 3 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; 91 ; 88 ; 4 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; 92 ; 89 ; 4 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; 93 ; 90 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 94 ; 91 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 95 ; 93 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 96 ; ; 4 ; VCCIO4 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; 97 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 98 ; 96 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 99 ; 97 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 100 ; 99 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 101 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 102 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 103 ; 101 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 104 ; ; 4 ; VCCIO4 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; 105 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 106 ; 105 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 107 ; 106 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; -- ; -- ;
; 108 ; 107 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 109 ; 108 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 110 ; 110 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 111 ; 111 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 112 ; 112 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 113 ; 116 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 114 ; 117 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 115 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 116 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 117 ; 119 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 118 ; 120 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 119 ; 121 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 120 ; 122 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 121 ; ; ; VCCD_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 122 ; ; ; GNDA4 ; gnd ; ; ; -- ; ; -- ; -- ;
; 123 ; ; -- ; VCCA4 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; 124 ; ; 5 ; VCCIO5 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; 125 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 126 ; 126 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 127 ; 127 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 128 ; 128 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 129 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 130 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 131 ; 132 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 132 ; 133 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 133 ; 134 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ;
; 134 ; 135 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 135 ; 136 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 136 ; ; 5 ; VCCIO5 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; 137 ; 137 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 138 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 139 ; 138 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 140 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 141 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 142 ; 140 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 143 ; 141 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 144 ; 142 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 145 ; 143 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 146 ; 144 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 147 ; 146 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 148 ; 147 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 149 ; 148 ; 5 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 150 ; 149 ; 5 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 151 ; 150 ; 6 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 152 ; 151 ; 6 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 153 ; 152 ; 6 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ;
; 154 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 155 ; 153 ; 6 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ;
; 156 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 157 ; 154 ; 6 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ;
; 158 ; 155 ; 6 ; ^MSEL2 ; ; ; ; -- ; ; -- ; -- ;
; 158 ; 156 ; 6 ; ^MSEL3 ; ; ; ; -- ; ; -- ; -- ;
; 159 ; 159 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 160 ; 160 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 161 ; 161 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 162 ; 162 ; 6 ; ~ALTERA_nCEO~ / RESERVED_OUTPUT_OPEN_DRAIN ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 163 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 164 ; 163 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 165 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 166 ; 164 ; 6 ; FPGA_LED_1 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 167 ; 165 ; 6 ; FPGA_LED_2 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 168 ; 166 ; 6 ; FPGA_LED_3 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 169 ; 167 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ;
; 170 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 171 ; 169 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 172 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 173 ; 170 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 174 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 175 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 176 ; 173 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 177 ; 174 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 178 ; ; -- ; VCCA2 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; 179 ; ; ; GNDA2 ; gnd ; ; ; -- ; ; -- ; -- ;
; 180 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 181 ; 176 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 182 ; 177 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 183 ; 178 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 184 ; 180 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 185 ; 181 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 186 ; 182 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 187 ; 183 ; 7 ; Data[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 188 ; 184 ; 7 ; Data[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 189 ; 185 ; 7 ; Data[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 190 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 191 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 192 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 193 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 194 ; 189 ; 7 ; Data[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 195 ; 190 ; 7 ; Address[7] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 196 ; 191 ; 7 ; Address[0] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 197 ; 192 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 198 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 199 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 200 ; 197 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 201 ; 198 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 202 ; 200 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 203 ; 201 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 204 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 205 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 206 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 207 ; 205 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 208 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 209 ; 209 ; 7 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; 210 ; 210 ; 7 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; 211 ; 211 ; 8 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; 212 ; 212 ; 8 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; 213 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 214 ; 215 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 215 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 216 ; 216 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 217 ; 217 ; 8 ; nOE ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 218 ; 218 ; 8 ; nWE ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 219 ; 219 ; 8 ; nCE ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 220 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 221 ; 221 ; 8 ; Data[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 222 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 223 ; 224 ; 8 ; Data[6] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 224 ; 225 ; 8 ; Data[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 225 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 226 ; 227 ; 8 ; Data[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 227 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 228 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 229 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 230 ; 230 ; 8 ; Address[6] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 231 ; 231 ; 8 ; Address[1] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 232 ; 232 ; 8 ; Address[4] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 233 ; 237 ; 8 ; Address[3] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 234 ; 238 ; 8 ; Address[2] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 235 ; 239 ; 8 ; Address[5] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 236 ; 242 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 237 ; 243 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 238 ; 244 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 239 ; 245 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 240 ; 246 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+-------------------------------------------------------------------------------------------------------------+
; PLL Summary ;
+-------------------------------+-----------------------------------------------------------------------------+
; Name ; AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|pll1 ;
+-------------------------------+-----------------------------------------------------------------------------+
; SDC pin name ; inst|altpll_component|auto_generated|pll1 ;
; PLL mode ; Normal ;
; Compensate clock ; clock0 ;
; Compensated input/output pins ; -- ;
; Switchover type ; -- ;
; Input frequency 0 ; 25.0 MHz ;
; Input frequency 1 ; -- ;
; Nominal PFD frequency ; 25.0 MHz ;
; Nominal VCO frequency ; 600.0 MHz ;
; VCO post scale K counter ; 2 ;
; VCO frequency control ; Auto ;
; VCO phase shift step ; 208 ps ;
; VCO multiply ; -- ;
; VCO divide ; -- ;
; Freq min lock ; 12.5 MHz ;
; Freq max lock ; 27.09 MHz ;
; M VCO Tap ; 0 ;
; M Initial ; 1 ;
; M value ; 24 ;
; N value ; 1 ;
; Charge pump current ; setting 1 ;
; Loop filter resistance ; setting 24 ;
; Loop filter capacitance ; setting 0 ;
; Bandwidth ; 450 kHz to 980 kHz ;
; Bandwidth type ; Medium ;
; Real time reconfigurable ; Off ;
; Scan chain MIF file ; -- ;
; Preserve PLL counter order ; Off ;
; PLL location ; PLL_1 ;
; Inclk0 signal ; FPGA_CLK ;
; Inclk1 signal ; -- ;
; Inclk0 signal type ; Dedicated Pin ;
; Inclk1 signal type ; -- ;
+-------------------------------+-----------------------------------------------------------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; PLL Usage ;
+-----------------------------------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+------------+---------------+---------+---------+--------------------------------------------------+
; Name ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Phase Shift Step ; Duty Cycle ; Counter ; Counter Value ; High / Low ; Cascade Input ; Initial ; VCO Tap ; SDC Pin Name ;
+-----------------------------------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+------------+---------------+---------+---------+--------------------------------------------------+
; AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|wire_pll1_clk[0] ; clock0 ; 4 ; 1 ; 100.0 MHz ; 0 (0 ps) ; 7.50 (208 ps) ; 50/50 ; C0 ; 6 ; 3/3 Even ; -- ; 1 ; 0 ; inst|altpll_component|auto_generated|pll1|clk[0] ;
; AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|wire_pll1_clk[1] ; clock1 ; 8 ; 1 ; 200.0 MHz ; 0 (0 ps) ; 15.00 (208 ps) ; 50/50 ; C1 ; 3 ; 2/1 Odd ; -- ; 1 ; 0 ; inst|altpll_component|auto_generated|pll1|clk[1] ;
+-----------------------------------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+------------+---------------+---------+---------+--------------------------------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+--------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M9Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ;
+--------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------+--------------+
; |MainController ; 95 (0) ; 80 (0) ; 0 (0) ; 2048 ; 1 ; 0 ; 0 ; 0 ; 23 ; 0 ; 15 (0) ; 28 (0) ; 52 (0) ; |MainController ; work ;
; |AlteraPLL:inst| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |MainController|AlteraPLL:inst ; work ;
; |altpll:altpll_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |MainController|AlteraPLL:inst|altpll:altpll_component ; work ;
; |AlteraPLL_altpll:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |MainController|AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated ; work ;
; |LedBlink:inst2| ; 36 (36) ; 25 (25) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 11 (11) ; 0 (0) ; 25 (25) ; |MainController|LedBlink:inst2 ; work ;
; |RAM:inst3| ; 59 (59) ; 55 (55) ; 0 (0) ; 2048 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 4 (4) ; 28 (28) ; 27 (27) ; |MainController|RAM:inst3 ; work ;
; |altsyncram:memory_rtl_0| ; 0 (0) ; 0 (0) ; 0 (0) ; 2048 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |MainController|RAM:inst3|altsyncram:memory_rtl_0 ; work ;
; |altsyncram_8bi1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 2048 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |MainController|RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated ; work ;
+--------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+--------------------------------------------------------------------------------------------+
; Delay Chain Summary ;
+------------+----------+---------------+---------------+-----------------------+-----+------+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ; TCOE ;
+------------+----------+---------------+---------------+-----------------------+-----+------+
; FPGA_LED_1 ; Output ; -- ; -- ; -- ; -- ; -- ;
; FPGA_LED_2 ; Output ; -- ; -- ; -- ; -- ; -- ;
; FPGA_LED_3 ; Output ; -- ; -- ; -- ; -- ; -- ;
; Data[7] ; Bidir ; (6) 1314 ps ; -- ; -- ; -- ; -- ;
; Data[6] ; Bidir ; (6) 1314 ps ; -- ; -- ; -- ; -- ;
; Data[5] ; Bidir ; (6) 1314 ps ; -- ; -- ; -- ; -- ;
; Data[4] ; Bidir ; (6) 1314 ps ; -- ; -- ; -- ; -- ;
; Data[3] ; Bidir ; (6) 1314 ps ; -- ; -- ; -- ; -- ;
; Data[2] ; Bidir ; (6) 1314 ps ; -- ; -- ; -- ; -- ;
; Data[1] ; Bidir ; -- ; (6) 1314 ps ; -- ; -- ; -- ;
; Data[0] ; Bidir ; -- ; (6) 1314 ps ; -- ; -- ; -- ;
; FPGA_CLK ; Input ; (0) 0 ps ; -- ; -- ; -- ; -- ;
; nCE ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ;
; nWE ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ;
; Address[0] ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ;
; Address[1] ; Input ; -- ; (6) 1314 ps ; -- ; -- ; -- ;
; Address[2] ; Input ; -- ; (6) 1314 ps ; -- ; -- ; -- ;
; Address[3] ; Input ; -- ; (6) 1314 ps ; -- ; -- ; -- ;
; Address[4] ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ;
; Address[5] ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ;
; Address[6] ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ;
; Address[7] ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ;
; nOE ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ;
+------------+----------+---------------+---------------+-----------------------+-----+------+
+--------------------------------------------------------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+--------------------------------------------------------------------------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+--------------------------------------------------------------------------------------+-------------------+---------+
; Data[7] ; ; ;
; - RAM:inst3|memory_rtl_0_bypass[24]~feeder ; 0 ; 6 ;
; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 0 ; 6 ;
; Data[6] ; ; ;
; - RAM:inst3|memory_rtl_0_bypass[23]~feeder ; 0 ; 6 ;
; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 0 ; 6 ;
; Data[5] ; ; ;
; - RAM:inst3|memory_rtl_0_bypass[22]~feeder ; 0 ; 6 ;
; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 0 ; 6 ;
; Data[4] ; ; ;
; - RAM:inst3|memory_rtl_0_bypass[21]~feeder ; 0 ; 6 ;
; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 0 ; 6 ;
; Data[3] ; ; ;
; - RAM:inst3|memory_rtl_0_bypass[20] ; 0 ; 6 ;
; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 0 ; 6 ;
; Data[2] ; ; ;
; - RAM:inst3|memory_rtl_0_bypass[19] ; 0 ; 6 ;
; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 0 ; 6 ;
; Data[1] ; ; ;
; - RAM:inst3|memory_rtl_0_bypass[18] ; 1 ; 6 ;
; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 1 ; 6 ;
; Data[0] ; ; ;
; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 1 ; 6 ;
; - RAM:inst3|memory_rtl_0_bypass[17] ; 1 ; 6 ;
; FPGA_CLK ; ; ;
; nCE ; ; ;
; - RAM:inst3|ce0Prev ; 0 ; 6 ;
; - RAM:inst3|Selector74~0 ; 0 ; 6 ;
; - RAM:inst3|addr~0 ; 0 ; 6 ;
; - RAM:inst3|addr~1 ; 0 ; 6 ;
; - RAM:inst3|addr~2 ; 0 ; 6 ;
; - RAM:inst3|addr~3 ; 0 ; 6 ;
; - RAM:inst3|addr~4 ; 0 ; 6 ;
; - RAM:inst3|addr~5 ; 0 ; 6 ;
; - RAM:inst3|addr~6 ; 0 ; 6 ;
; - RAM:inst3|addr~7 ; 0 ; 6 ;
; - RAM:inst3|Selector4~0 ; 0 ; 6 ;
; - RAM:inst3|Selector3~1 ; 0 ; 6 ;
; - RAM:inst3|Selector3~2 ; 0 ; 6 ;
; - RAM:inst3|Selector2~0 ; 0 ; 6 ;
; - RAM:inst3|Selector3~3 ; 0 ; 6 ;
; nWE ; ; ;
; - RAM:inst3|we0Prev ; 0 ; 6 ;
; - RAM:inst3|memory~48 ; 0 ; 6 ;
; Address[0] ; ; ;
; - RAM:inst3|addr~0 ; 0 ; 6 ;
; Address[1] ; ; ;
; - RAM:inst3|addr~1 ; 1 ; 6 ;
; Address[2] ; ; ;
; - RAM:inst3|addr~2 ; 1 ; 6 ;
; Address[3] ; ; ;
; - RAM:inst3|addr~3 ; 1 ; 6 ;
; Address[4] ; ; ;
; - RAM:inst3|addr~4 ; 0 ; 6 ;
; Address[5] ; ; ;
; - RAM:inst3|addr~5 ; 0 ; 6 ;
; Address[6] ; ; ;
; - RAM:inst3|addr~6 ; 0 ; 6 ;
; Address[7] ; ; ;
; - RAM:inst3|addr~7 ; 0 ; 6 ;
; nOE ; ; ;
; - RAM:inst3|Selector4~0 ; 0 ; 6 ;
; - RAM:inst3|oe0Prev ; 0 ; 6 ;
; - RAM:inst3|Selector3~0 ; 0 ; 6 ;
; - RAM:inst3|Selector3~3 ; 0 ; 6 ;
+--------------------------------------------------------------------------------------+-------------------+---------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+-----------------------------+--------------------+---------+---------------+--------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-----------------------------+--------------------+---------+---------------+--------+----------------------+------------------+---------------------------+
; FPGA_CLK ; PIN_31 ; 2 ; Clock ; no ; -- ; -- ; -- ;
; FPGA_CLK ; PIN_31 ; 81 ; Clock ; yes ; Global Clock ; GCLK2 ; -- ;
; LedBlink:inst2|LessThan0~10 ; LCCOMB_X26_Y28_N30 ; 24 ; Sync. clear ; no ; -- ; -- ; -- ;
; RAM:inst3|Selector3~2 ; LCCOMB_X27_Y29_N30 ; 2 ; Clock enable ; no ; -- ; -- ; -- ;
; RAM:inst3|Selector74~0 ; LCCOMB_X27_Y29_N26 ; 16 ; Clock enable ; no ; -- ; -- ; -- ;
; RAM:inst3|data0[0]~en ; FF_X35_Y33_N23 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; RAM:inst3|data0[1]~en ; FF_X35_Y33_N21 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; RAM:inst3|data0[2]~en ; FF_X35_Y33_N3 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; RAM:inst3|data0[3]~en ; FF_X35_Y33_N9 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; RAM:inst3|data0[4]~en ; FF_X35_Y33_N7 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; RAM:inst3|data0[5]~en ; FF_X35_Y33_N5 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; RAM:inst3|data0[6]~en ; FF_X35_Y33_N19 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; RAM:inst3|data0[7]~en ; FF_X35_Y33_N17 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; RAM:inst3|memory~48 ; LCCOMB_X27_Y29_N20 ; 3 ; Write enable ; no ; -- ; -- ; -- ;
; RAM:inst3|stateMM0.Waiting ; FF_X27_Y29_N9 ; 30 ; Clock enable ; no ; -- ; -- ; -- ;
+-----------------------------+--------------------+---------+---------------+--------+----------------------+------------------+---------------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+-----------------------------------------------------------------------------------------+----------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Fan-Out Using Intentional Clock Skew ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-----------------------------------------------------------------------------------------+----------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|wire_pll1_clk[0] ; PLL_1 ; 1 ; 0 ; Global Clock ; GCLK3 ; -- ;
; AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|wire_pll1_clk[1] ; PLL_1 ; 1 ; 0 ; Global Clock ; GCLK4 ; -- ;
; FPGA_CLK ; PIN_31 ; 81 ; 0 ; Global Clock ; GCLK2 ; -- ;
+-----------------------------------------------------------------------------------------+----------+---------+--------------------------------------+----------------------+------------------+---------------------------+
+--------------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals ;
+----------------------------------------------------------------------------------------+---------+
; Name ; Fan-Out ;
+----------------------------------------------------------------------------------------+---------+
; RAM:inst3|stateMM0.Waiting ; 30 ;
; LedBlink:inst2|LessThan0~10 ; 24 ;
; RAM:inst3|Selector74~0 ; 16 ;
; nCE~input ; 15 ;
; RAM:inst3|ce0Prev ; 13 ;
; RAM:inst3|memory~39 ; 8 ;
; nOE~input ; 4 ;
; LedBlink:inst2|counter[16] ; 4 ;
; LedBlink:inst2|counter[15] ; 4 ;
; RAM:inst3|addr~7 ; 3 ;
; RAM:inst3|addr~6 ; 3 ;
; RAM:inst3|addr~5 ; 3 ;
; RAM:inst3|addr~4 ; 3 ;
; RAM:inst3|addr~3 ; 3 ;
; RAM:inst3|addr~2 ; 3 ;
; RAM:inst3|addr~1 ; 3 ;
; RAM:inst3|addr~0 ; 3 ;
; RAM:inst3|memory~48 ; 3 ;
; LedBlink:inst2|counter[13] ; 3 ;
; LedBlink:inst2|counter[4] ; 3 ;
; nWE~input ; 2 ;
; Data[0]~input ; 2 ;
; Data[1]~input ; 2 ;
; Data[2]~input ; 2 ;
; Data[3]~input ; 2 ;
; Data[4]~input ; 2 ;
; Data[5]~input ; 2 ;
; Data[6]~input ; 2 ;
; Data[7]~input ; 2 ;
; RAM:inst3|Selector3~2 ; 2 ;
; RAM:inst3|Selector3~1 ; 2 ;
; RAM:inst3|addr[7] ; 2 ;
; RAM:inst3|addr[6] ; 2 ;
; RAM:inst3|addr[5] ; 2 ;
; RAM:inst3|addr[4] ; 2 ;
; RAM:inst3|addr[3] ; 2 ;
; RAM:inst3|addr[2] ; 2 ;
; RAM:inst3|addr[1] ; 2 ;
; RAM:inst3|addr[0] ; 2 ;
; RAM:inst3|stateMM0.Writing ; 2 ;
; LedBlink:inst2|LessThan0~9 ; 2 ;
; LedBlink:inst2|LessThan0~6 ; 2 ;
; LedBlink:inst2|LessThan0~5 ; 2 ;
; LedBlink:inst2|LessThan0~4 ; 2 ;
; LedBlink:inst2|ledBuf ; 2 ;
; LedBlink:inst2|counter[23] ; 2 ;
; LedBlink:inst2|counter[22] ; 2 ;
; LedBlink:inst2|counter[21] ; 2 ;
; LedBlink:inst2|counter[20] ; 2 ;
; LedBlink:inst2|counter[19] ; 2 ;
; LedBlink:inst2|counter[18] ; 2 ;
; LedBlink:inst2|counter[17] ; 2 ;
; LedBlink:inst2|counter[14] ; 2 ;
; LedBlink:inst2|counter[12] ; 2 ;
; LedBlink:inst2|counter[11] ; 2 ;
; LedBlink:inst2|counter[10] ; 2 ;
; LedBlink:inst2|counter[9] ; 2 ;
; LedBlink:inst2|counter[8] ; 2 ;
; LedBlink:inst2|counter[7] ; 2 ;
; LedBlink:inst2|counter[6] ; 2 ;
; LedBlink:inst2|counter[5] ; 2 ;
; LedBlink:inst2|counter[3] ; 2 ;
; LedBlink:inst2|counter[2] ; 2 ;
; LedBlink:inst2|counter[1] ; 2 ;
; LedBlink:inst2|counter[0] ; 2 ;
; Address[7]~input ; 1 ;
; Address[6]~input ; 1 ;
; Address[5]~input ; 1 ;
; Address[4]~input ; 1 ;
; Address[3]~input ; 1 ;
; Address[2]~input ; 1 ;
; Address[1]~input ; 1 ;
; Address[0]~input ; 1 ;
; FPGA_CLK~input ; 1 ;
; RAM:inst3|stateMM0.Waiting~_wirecell ; 1 ;
; RAM:inst3|Selector3~3 ; 1 ;
; RAM:inst3|Selector2~0 ; 1 ;
; RAM:inst3|Selector3~0 ; 1 ;
; RAM:inst3|oe0Prev ; 1 ;
; RAM:inst3|Selector4~0 ; 1 ;
; RAM:inst3|we0Prev ; 1 ;
; RAM:inst3|memory~47 ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[17] ; 1 ;
; RAM:inst3|memory~46 ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[18] ; 1 ;
; RAM:inst3|memory~45 ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[19] ; 1 ;
; RAM:inst3|memory~44 ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[20] ; 1 ;
; RAM:inst3|memory~43 ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[21] ; 1 ;
; RAM:inst3|memory~42 ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[22] ; 1 ;
; RAM:inst3|memory~41 ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[23] ; 1 ;
; RAM:inst3|stateMM0.Reading ; 1 ;
; RAM:inst3|memory~40 ; 1 ;
; RAM:inst3|memory~38 ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[14] ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[16] ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[15] ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[13] ; 1 ;
; RAM:inst3|memory~37 ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[10] ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[12] ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[11] ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[9] ; 1 ;
; RAM:inst3|memory~36 ; 1 ;
; RAM:inst3|memory~35 ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[6] ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[8] ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[7] ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[5] ; 1 ;
; RAM:inst3|memory~34 ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[2] ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[4] ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[3] ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[1] ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[0] ; 1 ;
; RAM:inst3|memory_rtl_0_bypass[24] ; 1 ;
; RAM:inst3|data0[0]~en ; 1 ;
; RAM:inst3|data0[0]~reg0 ; 1 ;
; RAM:inst3|data0[1]~en ; 1 ;
; RAM:inst3|data0[1]~reg0 ; 1 ;
; RAM:inst3|data0[2]~en ; 1 ;
; RAM:inst3|data0[2]~reg0 ; 1 ;
; RAM:inst3|data0[3]~en ; 1 ;
; RAM:inst3|data0[3]~reg0 ; 1 ;
; RAM:inst3|data0[4]~en ; 1 ;
; RAM:inst3|data0[4]~reg0 ; 1 ;
; RAM:inst3|data0[5]~en ; 1 ;
; RAM:inst3|data0[5]~reg0 ; 1 ;
; RAM:inst3|data0[6]~en ; 1 ;
; RAM:inst3|data0[6]~reg0 ; 1 ;
; RAM:inst3|data0[7]~en ; 1 ;
; RAM:inst3|data0[7]~reg0 ; 1 ;
; LedBlink:inst2|ledBuf~0 ; 1 ;
; LedBlink:inst2|LessThan0~8 ; 1 ;
; LedBlink:inst2|LessThan0~7 ; 1 ;
; LedBlink:inst2|LessThan0~3 ; 1 ;
; LedBlink:inst2|LessThan0~2 ; 1 ;
; LedBlink:inst2|LessThan0~1 ; 1 ;
; LedBlink:inst2|LessThan0~0 ; 1 ;
; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a1 ; 1 ;
; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a2 ; 1 ;
; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a3 ; 1 ;
; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a4 ; 1 ;
; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a5 ; 1 ;
; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a6 ; 1 ;
; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a7 ; 1 ;
; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 1 ;
; LedBlink:inst2|counter[23]~70 ; 1 ;
; LedBlink:inst2|counter[22]~69 ; 1 ;
; LedBlink:inst2|counter[22]~68 ; 1 ;
; LedBlink:inst2|counter[21]~67 ; 1 ;
; LedBlink:inst2|counter[21]~66 ; 1 ;
; LedBlink:inst2|counter[20]~65 ; 1 ;
; LedBlink:inst2|counter[20]~64 ; 1 ;
; LedBlink:inst2|counter[19]~63 ; 1 ;
; LedBlink:inst2|counter[19]~62 ; 1 ;
; LedBlink:inst2|counter[18]~61 ; 1 ;
; LedBlink:inst2|counter[18]~60 ; 1 ;
; LedBlink:inst2|counter[17]~59 ; 1 ;
; LedBlink:inst2|counter[17]~58 ; 1 ;
; LedBlink:inst2|counter[16]~57 ; 1 ;
; LedBlink:inst2|counter[16]~56 ; 1 ;
; LedBlink:inst2|counter[15]~55 ; 1 ;
; LedBlink:inst2|counter[15]~54 ; 1 ;
; LedBlink:inst2|counter[14]~53 ; 1 ;
; LedBlink:inst2|counter[14]~52 ; 1 ;
; LedBlink:inst2|counter[13]~51 ; 1 ;
; LedBlink:inst2|counter[13]~50 ; 1 ;
; LedBlink:inst2|counter[12]~49 ; 1 ;
; LedBlink:inst2|counter[12]~48 ; 1 ;
; LedBlink:inst2|counter[11]~47 ; 1 ;
; LedBlink:inst2|counter[11]~46 ; 1 ;
; LedBlink:inst2|counter[10]~45 ; 1 ;
; LedBlink:inst2|counter[10]~44 ; 1 ;
; LedBlink:inst2|counter[9]~43 ; 1 ;
; LedBlink:inst2|counter[9]~42 ; 1 ;
; LedBlink:inst2|counter[8]~41 ; 1 ;
; LedBlink:inst2|counter[8]~40 ; 1 ;
; LedBlink:inst2|counter[7]~39 ; 1 ;
; LedBlink:inst2|counter[7]~38 ; 1 ;
; LedBlink:inst2|counter[6]~37 ; 1 ;
; LedBlink:inst2|counter[6]~36 ; 1 ;
; LedBlink:inst2|counter[5]~35 ; 1 ;
; LedBlink:inst2|counter[5]~34 ; 1 ;
; LedBlink:inst2|counter[4]~33 ; 1 ;
; LedBlink:inst2|counter[4]~32 ; 1 ;
; LedBlink:inst2|counter[3]~31 ; 1 ;
; LedBlink:inst2|counter[3]~30 ; 1 ;
; LedBlink:inst2|counter[2]~29 ; 1 ;
; LedBlink:inst2|counter[2]~28 ; 1 ;
; LedBlink:inst2|counter[1]~27 ; 1 ;
; LedBlink:inst2|counter[1]~26 ; 1 ;
; LedBlink:inst2|counter[0]~25 ; 1 ;
; LedBlink:inst2|counter[0]~24 ; 1 ;
; AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|wire_pll1_fbout ; 1 ;
+----------------------------------------------------------------------------------------+---------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter RAM Summary ;
+-----------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------+----------------+----------------------+-----------------+-----------------+---------------+
; Name ; Type ; Mode ; Clock Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M9Ks ; MIF ; Location ; Mixed Width RDW Mode ; Port A RDW Mode ; Port B RDW Mode ; Fits in MLABs ;
+-----------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------+----------------+----------------------+-----------------+-----------------+---------------+
; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Single Clock ; 256 ; 8 ; 256 ; 8 ; yes ; no ; yes ; no ; 2048 ; 256 ; 8 ; 256 ; 8 ; 2048 ; 1 ; None ; M9K_X33_Y29_N0 ; Old data ; Old data ; Old data ; No - Unknown ;
+-----------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------+----------------+----------------------+-----------------+-----------------+---------------+
Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section.
+------------------------------------------------+
; Routing Usage Summary ;
+-----------------------+------------------------+
; Routing Resource Type ; Usage ;
+-----------------------+------------------------+
; Block interconnects ; 114 / 71,559 ( < 1 % ) ;
; C16 interconnects ; 25 / 2,597 ( < 1 % ) ;
; C4 interconnects ; 119 / 46,848 ( < 1 % ) ;
; Direct links ; 6 / 71,559 ( < 1 % ) ;
; Global clocks ; 3 / 20 ( 15 % ) ;
; Local interconnects ; 62 / 24,624 ( < 1 % ) ;
; R24 interconnects ; 25 / 2,496 ( 1 % ) ;
; R4 interconnects ; 118 / 62,424 ( < 1 % ) ;
+-----------------------+------------------------+
+---------------------------------------------------------------------------+
; LAB Logic Elements ;
+---------------------------------------------+-----------------------------+
; Number of Logic Elements (Average = 11.88) ; Number of LABs (Total = 8) ;
+---------------------------------------------+-----------------------------+
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 2 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 1 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 1 ;
; 15 ; 0 ;
; 16 ; 4 ;
+---------------------------------------------+-----------------------------+
+------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+-----------------------------+
; LAB-wide Signals (Average = 1.63) ; Number of LABs (Total = 8) ;
+------------------------------------+-----------------------------+
; 1 Clock ; 8 ;
; 1 Clock enable ; 4 ;
; 1 Sync. clear ; 1 ;
+------------------------------------+-----------------------------+
+----------------------------------------------------------------------------+
; LAB Signals Sourced ;
+----------------------------------------------+-----------------------------+
; Number of Signals Sourced (Average = 20.75) ; Number of LABs (Total = 8) ;
+----------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 1 ;
; 6 ; 0 ;
; 7 ; 1 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 0 ;
; 17 ; 1 ;
; 18 ; 0 ;
; 19 ; 0 ;
; 20 ; 0 ;
; 21 ; 0 ;
; 22 ; 0 ;
; 23 ; 1 ;
; 24 ; 0 ;
; 25 ; 0 ;
; 26 ; 0 ;
; 27 ; 0 ;
; 28 ; 3 ;
; 29 ; 0 ;
; 30 ; 1 ;
+----------------------------------------------+-----------------------------+
+-------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+-----------------------------+
; Number of Signals Sourced Out (Average = 7.00) ; Number of LABs (Total = 8) ;
+-------------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 1 ;
; 2 ; 1 ;
; 3 ; 1 ;
; 4 ; 0 ;
; 5 ; 1 ;
; 6 ; 0 ;
; 7 ; 1 ;
; 8 ; 1 ;
; 9 ; 1 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 0 ;
; 17 ; 0 ;
; 18 ; 0 ;
; 19 ; 0 ;
; 20 ; 0 ;
; 21 ; 1 ;
+-------------------------------------------------+-----------------------------+
+---------------------------------------------------------------------------+
; LAB Distinct Inputs ;
+---------------------------------------------+-----------------------------+
; Number of Distinct Inputs (Average = 8.75) ; Number of LABs (Total = 8) ;
+---------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 2 ;
; 4 ; 1 ;
; 5 ; 0 ;
; 6 ; 1 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 1 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 1 ;
; 13 ; 0 ;
; 14 ; 1 ;
; 15 ; 0 ;
; 16 ; 0 ;
; 17 ; 0 ;
; 18 ; 0 ;
; 19 ; 1 ;
+---------------------------------------------+-----------------------------+
+------------------------------------------+
; I/O Rules Summary ;
+----------------------------------+-------+
; I/O Rules Statistic ; Total ;
+----------------------------------+-------+
; Total I/O Rules ; 30 ;
; Number of I/O Rules Passed ; 9 ;
; Number of I/O Rules Failed ; 0 ;
; Number of I/O Rules Unchecked ; 0 ;
; Number of I/O Rules Inapplicable ; 21 ;
+----------------------------------+-------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; I/O Rules Details ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+------+-------------------+
; Status ; ID ; Category ; Rule Description ; Severity ; Information ; Area ; Extra Information ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+------+-------------------+
; Pass ; IO_000001 ; Capacity Checks ; Number of pins in an I/O bank should not exceed the number of locations available. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000002 ; Capacity Checks ; Number of clocks in an I/O bank should not exceed the number of clocks available. ; Critical ; No Global Signal assignments found. ; I/O ; ;
; Pass ; IO_000003 ; Capacity Checks ; Number of pins in a Vrefgroup should not exceed the number of locations available. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000004 ; Voltage Compatibility Checks ; The I/O bank should support the requested VCCIO. ; Critical ; No IOBANK_VCCIO assignments found. ; I/O ; ;
; Inapplicable ; IO_000005 ; Voltage Compatibility Checks ; The I/O bank should not have competing VREF values. ; Critical ; No VREF I/O Standard assignments found. ; I/O ; ;
; Pass ; IO_000006 ; Voltage Compatibility Checks ; The I/O bank should not have competing VCCIO values. ; Critical ; 0 such failures found. ; I/O ; ;
; Pass ; IO_000007 ; Valid Location Checks ; Checks for unavailable locations. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000008 ; Valid Location Checks ; Checks for reserved locations. ; Critical ; No reserved LogicLock region found. ; I/O ; ;
; Pass ; IO_000009 ; I/O Properties Checks for One I/O ; The location should support the requested I/O standard. ; Critical ; 0 such failures found. ; I/O ; ;
; Pass ; IO_000010 ; I/O Properties Checks for One I/O ; The location should support the requested I/O direction. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000011 ; I/O Properties Checks for One I/O ; The location should support the requested Current Strength. ; Critical ; No Current Strength assignments found. ; I/O ; ;
; Inapplicable ; IO_000012 ; I/O Properties Checks for One I/O ; The location should support the requested On Chip Termination value. ; Critical ; No Termination assignments found. ; I/O ; ;
; Inapplicable ; IO_000013 ; I/O Properties Checks for One I/O ; The location should support the requested Bus Hold value. ; Critical ; No Enable Bus-Hold Circuitry assignments found. ; I/O ; ;
; Inapplicable ; IO_000014 ; I/O Properties Checks for One I/O ; The location should support the requested Weak Pull Up value. ; Critical ; No Weak Pull-Up Resistor assignments found. ; I/O ; ;
; Pass ; IO_000015 ; I/O Properties Checks for One I/O ; The location should support the requested PCI Clamp Diode. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000018 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Current Strength. ; Critical ; No Current Strength assignments found. ; I/O ; ;
; Inapplicable ; IO_000019 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested On Chip Termination value. ; Critical ; No Termination assignments found. ; I/O ; ;
; Pass ; IO_000020 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested PCI Clamp Diode. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000021 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Weak Pull Up value. ; Critical ; No Weak Pull-Up Resistor assignments found. ; I/O ; ;
; Inapplicable ; IO_000022 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Bus Hold value. ; Critical ; No Enable Bus-Hold Circuitry assignments found. ; I/O ; ;
; Inapplicable ; IO_000023 ; I/O Properties Checks for One I/O ; The I/O standard should support the Open Drain value. ; Critical ; No open drain assignments found. ; I/O ; ;
; Inapplicable ; IO_000024 ; I/O Properties Checks for One I/O ; The I/O direction should support the On Chip Termination value. ; Critical ; No Termination assignments found. ; I/O ; ;
; Inapplicable ; IO_000026 ; I/O Properties Checks for One I/O ; On Chip Termination and Current Strength should not be used at the same time. ; Critical ; No Current Strength or Termination assignments found. ; I/O ; ;
; Inapplicable ; IO_000027 ; I/O Properties Checks for One I/O ; Weak Pull Up and Bus Hold should not be used at the same time. ; Critical ; No Enable Bus-Hold Circuitry or Weak Pull-Up Resistor assignments found. ; I/O ; ;
; Inapplicable ; IO_000045 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Slew Rate value. ; Critical ; No Slew Rate assignments found. ; I/O ; ;
; Inapplicable ; IO_000046 ; I/O Properties Checks for One I/O ; The location should support the requested Slew Rate value. ; Critical ; No Slew Rate assignments found. ; I/O ; ;
; Inapplicable ; IO_000047 ; I/O Properties Checks for One I/O ; On Chip Termination and Slew Rate should not be used at the same time. ; Critical ; No Slew Rate assignments found. ; I/O ; ;
; Pass ; IO_000033 ; Electromigration Checks ; Current density for consecutive I/Os should not exceed 240mA for row I/Os and 240mA for column I/Os. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000034 ; SI Related Distance Checks ; Single-ended outputs should be 5 LAB row(s) away from a differential I/O. ; High ; No Differential I/O Standard assignments found. ; I/O ; ;
; Inapplicable ; IO_000042 ; SI Related SSO Limit Checks ; No more than 20 outputs are allowed in a VREF group when VREF is being read from. ; High ; No VREF I/O Standard assignments found. ; I/O ; ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+------+-------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; I/O Rules Matrix ;
+--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
; Pin/Rules ; IO_000001 ; IO_000002 ; IO_000003 ; IO_000004 ; IO_000005 ; IO_000006 ; IO_000007 ; IO_000008 ; IO_000009 ; IO_000010 ; IO_000011 ; IO_000012 ; IO_000013 ; IO_000014 ; IO_000015 ; IO_000018 ; IO_000019 ; IO_000020 ; IO_000021 ; IO_000022 ; IO_000023 ; IO_000024 ; IO_000026 ; IO_000027 ; IO_000045 ; IO_000046 ; IO_000047 ; IO_000033 ; IO_000034 ; IO_000042 ;
+--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
; Total Pass ; 23 ; 0 ; 23 ; 0 ; 0 ; 23 ; 23 ; 0 ; 23 ; 23 ; 0 ; 0 ; 0 ; 0 ; 20 ; 0 ; 0 ; 20 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 23 ; 0 ; 0 ;
; Total Unchecked ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; Total Inapplicable ; 0 ; 23 ; 0 ; 23 ; 23 ; 0 ; 0 ; 23 ; 0 ; 0 ; 23 ; 23 ; 23 ; 23 ; 3 ; 23 ; 23 ; 3 ; 23 ; 23 ; 23 ; 23 ; 23 ; 23 ; 23 ; 23 ; 23 ; 0 ; 23 ; 23 ;
; Total Fail ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; FPGA_LED_1 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; FPGA_LED_2 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; FPGA_LED_3 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Data[7] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Data[6] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Data[5] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Data[4] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Data[3] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Data[2] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Data[1] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Data[0] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; FPGA_CLK ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; nCE ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; nWE ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Address[0] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Address[1] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Address[2] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Address[3] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Address[4] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Address[5] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Address[6] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; Address[7] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; nOE ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
+--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
+---------------------------------------------------------------------------------------------+
; Fitter Device Options ;
+------------------------------------------------------------------+--------------------------+
; Option ; Setting ;
+------------------------------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Active Serial ;
; Error detection CRC ; Off ;
; Enable open drain on CRC_ERROR pin ; Off ;
; Enable input tri-state on active configuration pins in user mode ; Off ;
; Configuration Voltage Level ; Auto ;
; Force Configuration Voltage Level ; Off ;
; nCEO ; As output driving ground ;
; Data[0] ; As input tri-stated ;
; Data[1]/ASDO ; As input tri-stated ;
; Data[7..2] ; Unreserved ;
; FLASH_nCE/nCSO ; As input tri-stated ;
; Other Active Parallel pins ; Unreserved ;
; DCLK ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+------------------------------------------------------------------+--------------------------+
+------------------------------------+
; Operating Settings and Conditions ;
+---------------------------+--------+
; Setting ; Value ;
+---------------------------+--------+
; Nominal Core Voltage ; 1.20 V ;
; Low Junction Temperature ; 0 <20>C ;
; High Junction Temperature ; 85 <20>C ;
+---------------------------+--------+
+-----------------+
; Fitter Messages ;
+-----------------+
Info (11104): Parallel Compilation has detected 8 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 4 of the 4 physical processors detected instead.
Info (119006): Selected device EP3C25Q240C8 for design "MainController"
Info (21077): Core supply voltage is 1.2V
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (15535): Implemented PLL "AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|pll1" as Cyclone III PLL type
Info (15099): Implementing clock multiplication of 4, clock division of 1, and phase shift of 0 degrees (0 ps) for AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|wire_pll1_clk[0] port
Info (15099): Implementing clock multiplication of 8, clock division of 1, and phase shift of 0 degrees (0 ps) for AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|wire_pll1_clk[1] port
Info (171003): Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Info (176444): Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
Info (176445): Device EP3C16Q240C8 is compatible
Info (176445): Device EP3C40Q240C8 is compatible
Info (169124): Fitter converted 5 user pins into dedicated programming pins
Info (169125): Pin ~ALTERA_ASDO_DATA1~ is reserved at location 12
Info (169125): Pin ~ALTERA_FLASH_nCE_nCSO~ is reserved at location 14
Info (169125): Pin ~ALTERA_DCLK~ is reserved at location 23
Info (169125): Pin ~ALTERA_DATA0~ is reserved at location 24
Info (169125): Pin ~ALTERA_nCEO~ is reserved at location 162
Warning (15714): Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details
Info (176045): Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Critical Warning (332012): Synopsys Design Constraints File file not found: 'MainController.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info (332144): No user constrained generated clocks found in the design
Info (332144): No user constrained base clocks found in the design
Info (332096): The command derive_clocks did not find any clocks to derive. No clocks were created or changed.
Info (332143): No user constrained clock uncertainty found in the design. Calling "derive_clock_uncertainty"
Info (332154): The derive_clock_uncertainty command did not apply clock uncertainty to any clock-to-clock transfers.
Info (332130): Timing requirements not specified -- quality metrics such as performance may be sacrificed to reduce compilation time.
Info (176353): Automatically promoted node AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|wire_pll1_clk[0] (placed in counter C0 of PLL_1)
Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G3
Info (176353): Automatically promoted node AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|wire_pll1_clk[1] (placed in counter C1 of PLL_1)
Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G4
Info (176353): Automatically promoted node FPGA_CLK~input (placed in PIN 31 (CLK0, DIFFCLK_0p))
Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G2
Info (176233): Starting register packing
Info (176235): Finished register packing
Extra Info (176219): No registers were packed into other blocks
Warning (15058): PLL "AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|pll1" is in normal or source synchronous mode with output clock "compensate_clock" set to clk[0] that is not fully compensated because it feeds an output pin -- only PLLs in zero delay buffer mode can fully compensate output pins
Warning (15064): PLL "AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|pll1" output port clk[0] feeds output pin "FPGA_LED_2~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance
Warning (15064): PLL "AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|pll1" output port clk[1] feeds output pin "FPGA_LED_3~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance
Info (171121): Fitter preparation operations ending: elapsed time is 00:00:01
Info (170189): Fitter placement preparation operations beginning
Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:00
Info (170191): Fitter placement operations beginning
Info (170137): Fitter placement was successful
Info (170192): Fitter placement operations ending: elapsed time is 00:00:00
Info (170193): Fitter routing operations beginning
Info (170195): Router estimated average interconnect usage is 0% of the available device resources
Info (170196): Router estimated peak interconnect usage is 2% of the available device resources in the region that extends from location X32_Y23 to location X42_Y34
Info (170194): Fitter routing operations ending: elapsed time is 00:00:00
Info (170199): The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
Info (170201): Optimizations that may affect the design's routability were skipped
Info (170200): Optimizations that may affect the design's timing were skipped
Info (11888): Total time spent on timing analysis during the Fitter is 0.20 seconds.
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:01
Warning (169177): 20 pins must meet Altera requirements for 3.3-, 3.0-, and 2.5-V interfaces. For more information, refer to AN 447: Interfacing Cyclone III Devices with 3.3/3.0/2.5-V LVTTL/LVCMOS I/O Systems.
Info (169178): Pin Data[7] uses I/O standard 3.3-V LVTTL at 221
Info (169178): Pin Data[6] uses I/O standard 3.3-V LVTTL at 223
Info (169178): Pin Data[5] uses I/O standard 3.3-V LVTTL at 224
Info (169178): Pin Data[4] uses I/O standard 3.3-V LVTTL at 226
Info (169178): Pin Data[3] uses I/O standard 3.3-V LVTTL at 187
Info (169178): Pin Data[2] uses I/O standard 3.3-V LVTTL at 188
Info (169178): Pin Data[1] uses I/O standard 3.3-V LVTTL at 189
Info (169178): Pin Data[0] uses I/O standard 3.3-V LVTTL at 194
Info (169178): Pin FPGA_CLK uses I/O standard 3.3-V LVTTL at 31
Info (169178): Pin nCE uses I/O standard 3.3-V LVTTL at 219
Info (169178): Pin nWE uses I/O standard 3.3-V LVTTL at 218
Info (169178): Pin Address[0] uses I/O standard 3.3-V LVTTL at 196
Info (169178): Pin Address[1] uses I/O standard 3.3-V LVTTL at 231
Info (169178): Pin Address[2] uses I/O standard 3.3-V LVTTL at 234
Info (169178): Pin Address[3] uses I/O standard 3.3-V LVTTL at 233
Info (169178): Pin Address[4] uses I/O standard 3.3-V LVTTL at 232
Info (169178): Pin Address[5] uses I/O standard 3.3-V LVTTL at 235
Info (169178): Pin Address[6] uses I/O standard 3.3-V LVTTL at 230
Info (169178): Pin Address[7] uses I/O standard 3.3-V LVTTL at 195
Info (169178): Pin nOE uses I/O standard 3.3-V LVTTL at 217
Info (144001): Generated suppressed messages file D:/GITEA/altera/MainController/output_files/MainController.fit.smsg
Info: Quartus II 64-Bit Fitter was successful. 0 errors, 6 warnings
Info: Peak virtual memory: 5391 megabytes
Info: Processing ended: Tue Mar 12 17:46:50 2024
Info: Elapsed time: 00:00:05
Info: Total CPU time (on all processors): 00:00:05
+----------------------------+
; Fitter Suppressed Messages ;
+----------------------------+
The suppressed messages can be found in D:/GITEA/altera/MainController/output_files/MainController.fit.smsg.
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