Commit Graph

10 Commits

Author SHA1 Message Date
92fd7969bc Добавили аппаратный контроль таймаута в шине для готовности периферийный плат. Добавили в регистр контроля шины состояние передачи (бит 1). Уменьшили период такта по сихросигналу на четверть. 2024-06-07 12:21:36 +03:00
6b28fad4b1 Начали тестирование последовательной шины. S_RES (ножка 30С управляется из сервисного регистра SRV_LEDS(14)). Синхросигнал инвертирован в SB. Данные от периферийных устройств неверно заходили в фильтр (исправлено). ПО проходит тесты, пока не работает. 2024-06-07 10:50:55 +03:00
a9a45aaad4 Изменили все LOWER и UPPER адреса в словах так как контроллер передает сначала младший байт потом старший. 2024-04-08 12:29:11 +03:00
e0197a05ac Добавил в проект оптическую шину. 2024-04-04 14:15:38 +03:00
512359714c Начал разработку нового блока PWM. 2024-03-28 18:35:51 +03:00
5370ab4575 Для конвертирования используем библиотеки use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all. Добавили ParallelBusMaster на схему. Изменили условия чтения и записи в блоках с адресным пространством. При 200МГц синхросигнале скорость передачи двух байт (за два такта) уменьшилась до 110 нс. 2024-03-28 13:47:49 +03:00
fdccda960f Добавил блок SerialBusMaster. Описание адресного пространства https://docs.google.com/spreadsheets/d/1YiDgJD9m-7imFdXdC5MSfWhiwEYSqdSyA5iGffnVPWk/edit#gid=159505595. 2024-03-26 14:29:23 +03:00
f3a7b565e4 Ввели фазовый сдвиг на 4 такта для сигнала WE, так как в режиме записи не успевали выставляться данные на шину данных и ПЛИС зачитывала нули по всем битам. Это помогло стабилизировать запись. Чтение работает хорошо. Полный цикл записи или чтения бвух байт равен примерно 200нс. 2024-03-19 18:39:41 +03:00
99cb989e51 Изменили работу конечного автомата в памяти RAM9X8. 2024-03-19 10:39:11 +03:00
a398de1515 Зафильтровали, используя фазовый сдвиг на один такт, сигналы OE, CE, WE. Перед этим еще дальше сдвинули чтение адреса и проверку OE после спада CE (до 120 нс). Сейчас шина работает стабильно. Так же в этой редакции заработали выходы блока PLL (100МГц и 200МГц). 2024-03-15 16:35:16 +03:00