diff --git a/MainController/MainController.bdf b/MainController/MainController.bdf index f645a27..1929cad 100644 --- a/MainController/MainController.bdf +++ b/MainController/MainController.bdf @@ -34,11 +34,11 @@ applicable agreement for further details. (line (pt 109 12)(pt 113 8)) ) (text "VCC" (rect 128 7 148 17)(font "Arial" (font_size 6))) - (annotation_block (location)(rect 264 104 320 216)) + (annotation_block (location)(rect 320 104 376 216)) ) (pin (input) - (rect 376 144 544 160) + (rect 392 24 560 40) (text "INPUT" (rect 125 0 153 10)(font "Arial" (font_size 6))) (text "FPGA_CLK" (rect 5 0 61 12)(font "Arial" )) (pt 168 8) @@ -51,7 +51,7 @@ applicable agreement for further details. (line (pt 109 12)(pt 113 8)) ) (text "VCC" (rect 128 7 148 17)(font "Arial" (font_size 6))) - (annotation_block (location)(rect 328 144 376 160)) + (annotation_block (location)(rect 344 24 392 40)) ) (pin (input) @@ -104,9 +104,25 @@ applicable agreement for further details. (text "VCC" (rect 128 7 148 17)(font "Arial" (font_size 6))) (annotation_block (location)(rect 320 280 376 296)) ) +(pin + (input) + (rect 376 296 544 312) + (text "INPUT" (rect 125 0 153 10)(font "Arial" (font_size 6))) + (text "nBL[1..0]" (rect 5 0 50 12)(font "Arial" )) + (pt 168 8) + (drawing + (line (pt 84 12)(pt 109 12)) + (line (pt 84 4)(pt 109 4)) + (line (pt 113 8)(pt 168 8)) + (line (pt 84 12)(pt 84 4)) + (line (pt 109 4)(pt 113 8)) + (line (pt 109 12)(pt 113 8)) + ) + (text "VCC" (rect 128 7 148 17)(font "Arial" (font_size 6))) +) (pin (output) - (rect 1144 40 1320 56) + (rect 1144 24 1320 40) (text "OUTPUT" (rect 1 0 39 10)(font "Arial" (font_size 6))) (text "FPGA_LED_1" (rect 90 0 158 12)(font "Arial" )) (pt 0 8) @@ -119,11 +135,11 @@ applicable agreement for further details. (line (pt 82 8)(pt 78 12)) (line (pt 78 12)(pt 82 8)) ) - (annotation_block (location)(rect 1320 40 1376 56)) + (annotation_block (location)(rect 1320 24 1376 40)) ) (pin (output) - (rect 1144 64 1320 80) + (rect 1144 112 1320 128) (text "OUTPUT" (rect 1 0 39 10)(font "Arial" (font_size 6))) (text "FPGA_LED_2" (rect 90 0 158 12)(font "Arial" )) (pt 0 8) @@ -136,11 +152,11 @@ applicable agreement for further details. (line (pt 82 8)(pt 78 12)) (line (pt 78 12)(pt 82 8)) ) - (annotation_block (location)(rect 1320 64 1376 80)) + (annotation_block (location)(rect 1320 112 1376 128)) ) (pin (output) - (rect 1144 88 1320 104) + (rect 1144 128 1320 144) (text "OUTPUT" (rect 1 0 39 10)(font "Arial" (font_size 6))) (text "FPGA_LED_3" (rect 90 0 158 12)(font "Arial" )) (pt 0 8) @@ -153,7 +169,7 @@ applicable agreement for further details. (line (pt 82 8)(pt 78 12)) (line (pt 78 12)(pt 82 8)) ) - (annotation_block (location)(rect 1320 88 1376 104)) + (annotation_block (location)(rect 1320 128 1376 144)) ) (pin (bidir) @@ -172,10 +188,10 @@ applicable agreement for further details. ) (flipy) (text "VCC" (rect 152 7 172 17)(font "Arial" (font_size 6))) - (annotation_block (location)(rect 200 120 256 232)) + (annotation_block (location)(rect 248 120 304 232)) ) (symbol - (rect 632 104 784 216) + (rect 632 88 784 200) (text "AlteraPLL" (rect 5 0 52 12)(font "Arial" )) (text "inst" (rect 8 96 25 108)(font "Arial" )) (port @@ -218,7 +234,7 @@ applicable agreement for further details. ) ) (symbol - (rect 632 16 752 96) + (rect 632 0 752 80) (text "LedBlink" (rect 5 0 46 12)(font "Arial" )) (text "inst2" (rect 8 64 31 76)(font "Arial" )) (port @@ -242,7 +258,7 @@ applicable agreement for further details. (symbol (rect 952 176 1152 384) (text "RAM" (rect 5 0 28 12)(font "Arial" )) - (text "inst3" (rect 8 192 31 204)(font "Arial" )) + (text "inst1" (rect 8 192 31 204)(font "Arial" )) (port (pt 0 32) (input) @@ -281,31 +297,38 @@ applicable agreement for further details. (port (pt 0 112) (input) - (text "address1[7..0]" (rect 0 0 70 12)(font "Arial" )) - (text "address1[7..0]" (rect 21 107 91 119)(font "Arial" )) + (text "bl0[1..0]" (rect 0 0 40 12)(font "Arial" )) + (text "bl0[1..0]" (rect 21 107 61 119)(font "Arial" )) (line (pt 0 112)(pt 16 112)(line_width 3)) ) (port (pt 0 128) (input) - (text "we1" (rect 0 0 18 12)(font "Arial" )) - (text "we1" (rect 21 123 39 135)(font "Arial" )) - (line (pt 0 128)(pt 16 128)) + (text "address1[7..0]" (rect 0 0 70 12)(font "Arial" )) + (text "address1[7..0]" (rect 21 123 91 135)(font "Arial" )) + (line (pt 0 128)(pt 16 128)(line_width 3)) ) (port (pt 0 144) (input) - (text "oe1" (rect 0 0 17 12)(font "Arial" )) - (text "oe1" (rect 21 139 38 151)(font "Arial" )) + (text "we1" (rect 0 0 18 12)(font "Arial" )) + (text "we1" (rect 21 139 39 151)(font "Arial" )) (line (pt 0 144)(pt 16 144)) ) (port (pt 0 160) (input) - (text "ce1" (rect 0 0 17 12)(font "Arial" )) - (text "ce1" (rect 21 155 38 167)(font "Arial" )) + (text "oe1" (rect 0 0 17 12)(font "Arial" )) + (text "oe1" (rect 21 155 38 167)(font "Arial" )) (line (pt 0 160)(pt 16 160)) ) + (port + (pt 0 176) + (input) + (text "ce1" (rect 0 0 17 12)(font "Arial" )) + (text "ce1" (rect 21 171 38 183)(font "Arial" )) + (line (pt 0 176)(pt 16 176)) + ) (port (pt 200 32) (bidir) @@ -316,8 +339,8 @@ applicable agreement for further details. (port (pt 200 48) (bidir) - (text "data1[7..0]" (rect 0 0 53 12)(font "Arial" )) - (text "data1[7..0]" (rect 139 43 192 55)(font "Arial" )) + (text "data1[31..0]" (rect 0 0 59 12)(font "Arial" )) + (text "data1[31..0]" (rect 136 43 195 55)(font "Arial" )) (line (pt 200 48)(pt 184 48)(line_width 3)) ) (drawing @@ -338,40 +361,6 @@ applicable agreement for further details. (pt 592 624) (bus) ) -(connector - (pt 544 152) - (pt 608 152) -) -(connector - (pt 608 152) - (pt 632 152) -) -(connector - (pt 784 136) - (pt 832 136) -) -(connector - (pt 608 48) - (pt 608 152) -) -(connector - (pt 608 48) - (pt 632 48) -) -(connector - (pt 752 48) - (pt 1144 48) -) -(connector - (pt 1168 160) - (pt 1168 208) - (bus) -) -(connector - (pt 1168 208) - (pt 1152 208) - (bus) -) (connector (pt 544 224) (pt 592 224) @@ -382,10 +371,6 @@ applicable agreement for further details. (pt 952 224) (bus) ) -(connector - (pt 952 208) - (pt 832 208) -) (connector (pt 544 256) (pt 560 256) @@ -395,37 +380,63 @@ applicable agreement for further details. (pt 952 256) ) (connector - (pt 544 272) - (pt 904 272) + (pt 1168 160) + (pt 1168 208) + (bus) ) (connector - (pt 904 272) - (pt 904 240) + (pt 1152 208) + (pt 1168 208) + (bus) ) (connector - (pt 952 240) - (pt 904 240) + (pt 608 136) + (pt 632 136) ) (connector - (pt 920 288) - (pt 544 288) + (pt 608 32) + (pt 608 136) ) (connector - (pt 920 288) - (pt 920 272) + (pt 560 32) + (pt 608 32) ) (connector - (pt 920 272) - (pt 952 272) + (pt 608 32) + (pt 632 32) ) (connector - (pt 888 240) - (pt 888 160) + (pt 608 208) + (pt 952 208) +) +(connector + (pt 608 136) + (pt 608 208) +) +(connector + (pt 608 208) + (pt 608 624) +) +(connector + (pt 752 32) + (pt 1144 32) +) +(connector + (pt 784 136) + (pt 1144 136) +) +(connector + (pt 784 120) + (pt 1144 120) +) +(connector + (pt 856 240) + (pt 856 160) (bus) ) (connector (pt 1168 160) - (pt 888 160) + (pt 856 160) (bus) ) (connector @@ -435,47 +446,51 @@ applicable agreement for further details. ) (connector (pt 576 240) - (pt 888 240) + (pt 856 240) (bus) ) (connector - (pt 832 72) - (pt 1144 72) + (pt 544 272) + (pt 872 272) ) (connector - (pt 832 136) - (pt 832 72) + (pt 872 272) + (pt 872 240) ) (connector - (pt 784 152) - (pt 856 152) + (pt 952 240) + (pt 872 240) ) (connector - (pt 856 152) - (pt 856 96) + (pt 544 288) + (pt 888 288) ) (connector - (pt 856 96) - (pt 1144 96) + (pt 888 288) + (pt 888 272) ) (connector - (pt 832 208) - (pt 832 304) + (pt 952 272) + (pt 888 272) ) (connector - (pt 832 304) - (pt 608 304) + (pt 952 288) + (pt 904 288) + (bus) ) (connector - (pt 608 152) - (pt 608 304) + (pt 904 288) + (pt 904 304) + (bus) ) (connector - (pt 608 304) - (pt 608 624) + (pt 904 304) + (pt 544 304) + (bus) ) -(junction (pt 608 152)) (junction (pt 592 224)) (junction (pt 560 256)) (junction (pt 576 240)) -(junction (pt 608 304)) +(junction (pt 608 136)) +(junction (pt 608 32)) +(junction (pt 608 208)) diff --git a/MainController/MainController.qsf b/MainController/MainController.qsf index 0151a4b..6d55650 100644 --- a/MainController/MainController.qsf +++ b/MainController/MainController.qsf @@ -103,4 +103,6 @@ set_location_assignment PIN_167 -to FPGA_LED_2 set_location_assignment PIN_168 -to FPGA_LED_3 set_instance_assignment -name IO_STANDARD "3.3-V LVTTL" -to FPGA_LED_2 set_instance_assignment -name IO_STANDARD "3.3-V LVTTL" -to FPGA_LED_3 +set_location_assignment PIN_197 -to nBL[1] +set_location_assignment PIN_200 -to nBL[0] set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top \ No newline at end of file diff --git a/MainController/RAM.bsf b/MainController/RAM.bsf index 12b4098..16def07 100644 --- a/MainController/RAM.bsf +++ b/MainController/RAM.bsf @@ -61,31 +61,38 @@ applicable agreement for further details. (port (pt 0 112) (input) - (text "address1[7..0]" (rect 0 0 55 12)(font "Arial" )) - (text "address1[7..0]" (rect 21 107 76 119)(font "Arial" )) + (text "bl0[1..0]" (rect 0 0 29 12)(font "Arial" )) + (text "bl0[1..0]" (rect 21 107 50 119)(font "Arial" )) (line (pt 0 112)(pt 16 112)(line_width 3)) ) (port (pt 0 128) (input) - (text "we1" (rect 0 0 14 12)(font "Arial" )) - (text "we1" (rect 21 123 35 135)(font "Arial" )) - (line (pt 0 128)(pt 16 128)(line_width 1)) + (text "address1[7..0]" (rect 0 0 55 12)(font "Arial" )) + (text "address1[7..0]" (rect 21 123 76 135)(font "Arial" )) + (line (pt 0 128)(pt 16 128)(line_width 3)) ) (port (pt 0 144) (input) - (text "oe1" (rect 0 0 12 12)(font "Arial" )) - (text "oe1" (rect 21 139 33 151)(font "Arial" )) + (text "we1" (rect 0 0 14 12)(font "Arial" )) + (text "we1" (rect 21 139 35 151)(font "Arial" )) (line (pt 0 144)(pt 16 144)(line_width 1)) ) (port (pt 0 160) (input) - (text "ce1" (rect 0 0 12 12)(font "Arial" )) - (text "ce1" (rect 21 155 33 167)(font "Arial" )) + (text "oe1" (rect 0 0 12 12)(font "Arial" )) + (text "oe1" (rect 21 155 33 167)(font "Arial" )) (line (pt 0 160)(pt 16 160)(line_width 1)) ) + (port + (pt 0 176) + (input) + (text "ce1" (rect 0 0 12 12)(font "Arial" )) + (text "ce1" (rect 21 171 33 183)(font "Arial" )) + (line (pt 0 176)(pt 16 176)(line_width 1)) + ) (port (pt 200 32) (bidir) @@ -96,8 +103,8 @@ applicable agreement for further details. (port (pt 200 48) (bidir) - (text "data1[7..0]" (rect 0 0 40 12)(font "Arial" )) - (text "data1[7..0]" (rect 139 43 179 55)(font "Arial" )) + (text "data1[31..0]" (rect 0 0 43 12)(font "Arial" )) + (text "data1[31..0]" (rect 136 43 179 55)(font "Arial" )) (line (pt 200 48)(pt 184 48)(line_width 3)) ) (drawing diff --git a/MainController/RAM.vhd b/MainController/RAM.vhd index 5b01e8e..dd06e61 100644 --- a/MainController/RAM.vhd +++ b/MainController/RAM.vhd @@ -2,8 +2,13 @@ library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; --- Блок памяти способен асинхронно принимать данные с двух устройств одновременно - +-- Блок памяти (8х32) способен принимать данные с двух устройств одновременно; +-- Со стороны контроллера - постфикс "0" - данные грузятся в ячейку памяти четырьмя транзакциями, поскольку шина данных здесь всего 8 бит; +-- Со стороны ПЛИС - постфикс "1" - данные грузятся за одну транзакцию (шина данных 32х разрядная); +-- Для работы с контроллером дополнительно введены два бита BL для определения с какой частью ячейки памяти работаем; +-- Когда в комментариях говорю "со стороны ПЛИС" - это значит, что есть IP блок диспетчеризации, +-- который получает свежайшие данные от остальных IP блоков на ПЛИС, создает приоритетную очередь и грузит эти данные в ячейки памяти; + entity RAM is port( clk : in std_logic; @@ -13,8 +18,9 @@ entity RAM is we0 : in std_logic; oe0 : in std_logic; ce0 : in std_logic; + bl0 : in std_logic_vector(1 downto 0); - data1 : inout std_logic_vector(7 downto 0); + data1 : inout std_logic_vector(31 downto 0); address1 : in std_logic_vector(7 downto 0); we1 : in std_logic; oe1 : in std_logic; @@ -24,7 +30,7 @@ end entity; architecture behavorial of RAM is -type mem is array (255 downto 0) of std_logic_vector(7 downto 0); +type mem is array (255 downto 0) of std_logic_vector(31 downto 0); signal memory : mem; signal we0Prev : std_logic := '0'; @@ -41,26 +47,28 @@ signal stateMM1 : MemoryMachine := Waiting; begin - -- автомат для работы с памятью со стороны контроллера process(clk) - variable addr : integer range 0 to 255 := 0; + variable addr0 : integer range 0 to 255 := 0; + variable part0 : integer range 0 to 3 := 0; + + variable addr1 : integer range 0 to 255 := 0; begin if rising_edge(clk) then case stateMM0 is when Waiting => if ce0 = '0' and ce0Prev = '1' then - addr := conv_integer(address0); + addr0 := conv_integer(address0); + part0 := conv_integer(bl0); if oe0 = '0' then -- этот if можно перенести на следующий такт, чтобы успела установиться ножка output enable stateMM0 <= Reading; else stateMM0 <= Writing; end if; else - addr := 0; data0 <= (others => 'Z'); end if; when Reading => - data0 <= memory(addr); + data0 <= memory(addr0)(7 + part0*8 downto part0*8); if oe0 = '1' and oe0Prev = '0' then stateMM0 <= Waiting; elsif ce0 = '1' then @@ -68,39 +76,32 @@ begin end if; when Writing => if we0 = '0' and we0Prev = '1' then - memory(addr) <= data0; + memory(addr0)(7 + part0*8 downto part0*8) <= data0; stateMM0 <= Waiting; elsif ce0 = '1' then stateMM0 <= Waiting; end if; when others => end case; + oe0Prev <= oe0; ce0Prev <= ce0; we0Prev <= we0; - end if; - end process; - - -- автомат для работы с памятью со стороны контроллера - process(clk) - variable addr : integer range 0 to 255 := 0; - begin - if rising_edge(clk) then + case stateMM1 is when Waiting => if ce1 = '0' and ce1Prev = '1' then - addr := conv_integer(address1); + addr1 := conv_integer(address1); if oe1 = '0' then -- этот if можно перенести на следующий такт, чтобы успела установиться ножка output enable stateMM1 <= Reading; else stateMM1 <= Writing; end if; else - addr := 0; data1 <= (others => 'Z'); end if; when Reading => - data1 <= memory(addr); + data1 <= memory(addr1); if oe1 = '1' and oe1Prev = '0' then stateMM1 <= Waiting; elsif ce0 = '1' then @@ -108,20 +109,20 @@ begin end if; when Writing => if we1 = '0' and we1Prev = '1' then - memory(addr) <= data1; + memory(addr1) <= data1; stateMM1 <= Waiting; elsif ce0 = '1' then stateMM1 <= Waiting; end if; when others => end case; + oe1Prev <= oe1; ce1Prev <= ce1; we1Prev <= we1; end if; end process; - - + -- process(clk) -- variable addr : integer range 0 to 255; -- begin diff --git a/MainController/output_files/MainController.fit.rpt b/MainController/output_files/MainController.fit.rpt index 84b636f..a16706b 100644 --- a/MainController/output_files/MainController.fit.rpt +++ b/MainController/output_files/MainController.fit.rpt @@ -1,5 +1,5 @@ Fitter report for MainController -Tue Mar 12 17:46:50 2024 +Thu Mar 14 11:15:33 2024 Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Full Version @@ -31,20 +31,19 @@ Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Full Version 23. Control Signals 24. Global & Other Fast Signals 25. Non-Global High Fan-Out Signals - 26. Fitter RAM Summary - 27. Routing Usage Summary - 28. LAB Logic Elements - 29. LAB-wide Signals - 30. LAB Signals Sourced - 31. LAB Signals Sourced Out - 32. LAB Distinct Inputs - 33. I/O Rules Summary - 34. I/O Rules Details - 35. I/O Rules Matrix - 36. Fitter Device Options - 37. Operating Settings and Conditions - 38. Fitter Messages - 39. Fitter Suppressed Messages + 26. Routing Usage Summary + 27. LAB Logic Elements + 28. LAB-wide Signals + 29. LAB Signals Sourced + 30. LAB Signals Sourced Out + 31. LAB Distinct Inputs + 32. I/O Rules Summary + 33. I/O Rules Details + 34. I/O Rules Matrix + 35. Fitter Device Options + 36. Operating Settings and Conditions + 37. Fitter Messages + 38. Fitter Suppressed Messages @@ -70,20 +69,20 @@ applicable agreement for further details. +----------------------------------------------------------------------------------+ ; Fitter Summary ; +------------------------------------+---------------------------------------------+ -; Fitter Status ; Successful - Tue Mar 12 17:46:50 2024 ; +; Fitter Status ; Successful - Thu Mar 14 11:15:33 2024 ; ; Quartus II 64-Bit Version ; 13.1.0 Build 162 10/23/2013 SJ Full Version ; ; Revision Name ; MainController ; ; Top-level Entity Name ; MainController ; ; Family ; Cyclone III ; ; Device ; EP3C25Q240C8 ; ; Timing Models ; Final ; -; Total logic elements ; 95 / 24,624 ( < 1 % ) ; -; Total combinational functions ; 67 / 24,624 ( < 1 % ) ; -; Dedicated logic registers ; 80 / 24,624 ( < 1 % ) ; -; Total registers ; 80 ; -; Total pins ; 23 / 149 ( 15 % ) ; +; Total logic elements ; 10,706 / 24,624 ( 43 % ) ; +; Total combinational functions ; 6,603 / 24,624 ( 27 % ) ; +; Dedicated logic registers ; 8,249 / 24,624 ( 33 % ) ; +; Total registers ; 8249 ; +; Total pins ; 25 / 149 ( 17 % ) ; ; Total virtual pins ; 0 ; -; Total memory bits ; 2,048 / 608,256 ( < 1 % ) ; +; Total memory bits ; 0 / 608,256 ( 0 % ) ; ; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ; ; Total PLLs ; 1 / 4 ( 25 % ) ; +------------------------------------+---------------------------------------------+ @@ -158,12 +157,12 @@ applicable agreement for further details. ; Number detected on machine ; 8 ; ; Maximum allowed ; 4 ; ; ; ; -; Average used ; 1.00 ; +; Average used ; 2.22 ; ; Maximum used ; 4 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; -; Processors 2-4 ; < 0.1% ; +; Processors 2-4 ; 40.5% ; ; Processors 5-8 ; 0.0% ; +----------------------------+-------------+ @@ -187,19 +186,19 @@ applicable agreement for further details. +------------+------------------------+ -+--------------------------------------------------------------------------------------------------+ -; Incremental Compilation Preservation Summary ; -+---------------------+--------------------+----------------------------+--------------------------+ -; Type ; Total [A + B] ; From Design Partitions [A] ; From Rapid Recompile [B] ; -+---------------------+--------------------+----------------------------+--------------------------+ -; Placement (by node) ; ; ; ; -; -- Requested ; 0.00 % ( 0 / 224 ) ; 0.00 % ( 0 / 224 ) ; 0.00 % ( 0 / 224 ) ; -; -- Achieved ; 0.00 % ( 0 / 224 ) ; 0.00 % ( 0 / 224 ) ; 0.00 % ( 0 / 224 ) ; -; ; ; ; ; -; Routing (by net) ; ; ; ; -; -- Requested ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; -; -- Achieved ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; -+---------------------+--------------------+----------------------------+--------------------------+ ++----------------------------------------------------------------------------------------------------+ +; Incremental Compilation Preservation Summary ; ++---------------------+----------------------+----------------------------+--------------------------+ +; Type ; Total [A + B] ; From Design Partitions [A] ; From Rapid Recompile [B] ; ++---------------------+----------------------+----------------------------+--------------------------+ +; Placement (by node) ; ; ; ; +; -- Requested ; 0.00 % ( 0 / 14925 ) ; 0.00 % ( 0 / 14925 ) ; 0.00 % ( 0 / 14925 ) ; +; -- Achieved ; 0.00 % ( 0 / 14925 ) ; 0.00 % ( 0 / 14925 ) ; 0.00 % ( 0 / 14925 ) ; +; ; ; ; ; +; Routing (by net) ; ; ; ; +; -- Requested ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; +; -- Achieved ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; ++---------------------+----------------------+----------------------------+--------------------------+ +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ @@ -217,7 +216,7 @@ applicable agreement for further details. +--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+ ; Partition Name ; Preservation Achieved ; Preservation Level Used ; Netlist Type Used ; Preservation Method ; Notes ; +--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+ -; Top ; 0.00 % ( 0 / 211 ) ; N/A ; Source File ; N/A ; ; +; Top ; 0.00 % ( 0 / 14912 ) ; N/A ; Source File ; N/A ; ; ; hard_block:auto_generated_inst ; 0.00 % ( 0 / 13 ) ; N/A ; Source File ; N/A ; ; +--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+ @@ -228,128 +227,127 @@ applicable agreement for further details. The pin-out file can be found in D:/GITEA/altera/MainController/output_files/MainController.pin. -+-------------------------------------------------------------------------+ -; Fitter Resource Usage Summary ; -+---------------------------------------------+---------------------------+ -; Resource ; Usage ; -+---------------------------------------------+---------------------------+ -; Total logic elements ; 95 / 24,624 ( < 1 % ) ; -; -- Combinational with no register ; 15 ; -; -- Register only ; 28 ; -; -- Combinational with a register ; 52 ; -; ; ; -; Logic element usage by number of LUT inputs ; ; -; -- 4 input functions ; 20 ; -; -- 3 input functions ; 20 ; -; -- <=2 input functions ; 27 ; -; -- Register only ; 28 ; -; ; ; -; Logic elements by mode ; ; -; -- normal mode ; 44 ; -; -- arithmetic mode ; 23 ; -; ; ; -; Total registers* ; 80 / 25,294 ( < 1 % ) ; -; -- Dedicated logic registers ; 80 / 24,624 ( < 1 % ) ; -; -- I/O registers ; 0 / 670 ( 0 % ) ; -; ; ; -; Total LABs: partially or completely used ; 8 / 1,539 ( < 1 % ) ; -; Virtual pins ; 0 ; -; I/O pins ; 23 / 149 ( 15 % ) ; -; -- Clock pins ; 1 / 8 ( 13 % ) ; -; -- Dedicated input pins ; 0 / 9 ( 0 % ) ; -; ; ; -; Global signals ; 3 ; -; M9Ks ; 1 / 66 ( 2 % ) ; -; Total block memory bits ; 2,048 / 608,256 ( < 1 % ) ; -; Total block memory implementation bits ; 9,216 / 608,256 ( 2 % ) ; -; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ; -; PLLs ; 1 / 4 ( 25 % ) ; -; Global clocks ; 3 / 20 ( 15 % ) ; -; JTAGs ; 0 / 1 ( 0 % ) ; -; CRC blocks ; 0 / 1 ( 0 % ) ; -; ASMI blocks ; 0 / 1 ( 0 % ) ; -; Impedance control blocks ; 0 / 4 ( 0 % ) ; -; Average interconnect usage (total/H/V) ; 0% / 0% / 0% ; -; Peak interconnect usage (total/H/V) ; 2% / 2% / 2% ; -; Maximum fan-out ; 81 ; -; Highest non-global fan-out ; 30 ; -; Total fan-out ; 516 ; -; Average fan-out ; 2.20 ; -+---------------------------------------------+---------------------------+ ++------------------------------------------------------------------------+ +; Fitter Resource Usage Summary ; ++---------------------------------------------+--------------------------+ +; Resource ; Usage ; ++---------------------------------------------+--------------------------+ +; Total logic elements ; 10,706 / 24,624 ( 43 % ) ; +; -- Combinational with no register ; 2457 ; +; -- Register only ; 4103 ; +; -- Combinational with a register ; 4146 ; +; ; ; +; Logic element usage by number of LUT inputs ; ; +; -- 4 input functions ; 5550 ; +; -- 3 input functions ; 260 ; +; -- <=2 input functions ; 793 ; +; -- Register only ; 4103 ; +; ; ; +; Logic elements by mode ; ; +; -- normal mode ; 6580 ; +; -- arithmetic mode ; 23 ; +; ; ; +; Total registers* ; 8,249 / 25,294 ( 33 % ) ; +; -- Dedicated logic registers ; 8,249 / 24,624 ( 33 % ) ; +; -- I/O registers ; 0 / 670 ( 0 % ) ; +; ; ; +; Total LABs: partially or completely used ; 854 / 1,539 ( 55 % ) ; +; Virtual pins ; 0 ; +; I/O pins ; 25 / 149 ( 17 % ) ; +; -- Clock pins ; 1 / 8 ( 13 % ) ; +; -- Dedicated input pins ; 0 / 9 ( 0 % ) ; +; ; ; +; Global signals ; 3 ; +; M9Ks ; 0 / 66 ( 0 % ) ; +; Total block memory bits ; 0 / 608,256 ( 0 % ) ; +; Total block memory implementation bits ; 0 / 608,256 ( 0 % ) ; +; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ; +; PLLs ; 1 / 4 ( 25 % ) ; +; Global clocks ; 3 / 20 ( 15 % ) ; +; JTAGs ; 0 / 1 ( 0 % ) ; +; CRC blocks ; 0 / 1 ( 0 % ) ; +; ASMI blocks ; 0 / 1 ( 0 % ) ; +; Impedance control blocks ; 0 / 4 ( 0 % ) ; +; Average interconnect usage (total/H/V) ; 30% / 29% / 32% ; +; Peak interconnect usage (total/H/V) ; 65% / 61% / 69% ; +; Maximum fan-out ; 8249 ; +; Highest non-global fan-out ; 1025 ; +; Total fan-out ; 51133 ; +; Average fan-out ; 3.06 ; ++---------------------------------------------+--------------------------+ * Register count does not include registers inside RAM blocks or DSP blocks. -+-----------------------------------------------------------------------------------------------------+ -; Fitter Partition Statistics ; -+---------------------------------------------+----------------------+--------------------------------+ -; Statistic ; Top ; hard_block:auto_generated_inst ; -+---------------------------------------------+----------------------+--------------------------------+ -; Difficulty Clustering Region ; Low ; Low ; -; ; ; ; -; Total logic elements ; 95 / 24624 ( < 1 % ) ; 0 / 24624 ( 0 % ) ; -; -- Combinational with no register ; 15 ; 0 ; -; -- Register only ; 28 ; 0 ; -; -- Combinational with a register ; 52 ; 0 ; -; ; ; ; -; Logic element usage by number of LUT inputs ; ; ; -; -- 4 input functions ; 20 ; 0 ; -; -- 3 input functions ; 20 ; 0 ; -; -- <=2 input functions ; 27 ; 0 ; -; -- Register only ; 28 ; 0 ; -; ; ; ; -; Logic elements by mode ; ; ; -; -- normal mode ; 44 ; 0 ; -; -- arithmetic mode ; 23 ; 0 ; -; ; ; ; -; Total registers ; 80 ; 0 ; -; -- Dedicated logic registers ; 80 / 24624 ( < 1 % ) ; 0 / 24624 ( 0 % ) ; -; -- I/O registers ; 0 ; 0 ; -; ; ; ; -; Total LABs: partially or completely used ; 8 / 1539 ( < 1 % ) ; 0 / 1539 ( 0 % ) ; -; ; ; ; -; Virtual pins ; 0 ; 0 ; -; I/O pins ; 23 ; 0 ; -; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ; 0 / 132 ( 0 % ) ; -; Total memory bits ; 2048 ; 0 ; -; Total RAM block bits ; 9216 ; 0 ; -; PLL ; 0 / 4 ( 0 % ) ; 1 / 4 ( 25 % ) ; -; M9K ; 1 / 66 ( 1 % ) ; 0 / 66 ( 0 % ) ; -; Clock control block ; 1 / 24 ( 4 % ) ; 2 / 24 ( 8 % ) ; -; ; ; ; -; Connections ; ; ; -; -- Input Connections ; 10 ; 1 ; -; -- Registered Input Connections ; 0 ; 0 ; -; -- Output Connections ; 9 ; 2 ; -; -- Registered Output Connections ; 0 ; 0 ; -; ; ; ; -; Internal Connections ; ; ; -; -- Total Connections ; 508 ; 11 ; -; -- Registered Connections ; 161 ; 0 ; -; ; ; ; -; External Connections ; ; ; -; -- Top ; 16 ; 3 ; -; -- hard_block:auto_generated_inst ; 3 ; 0 ; -; ; ; ; -; Partition Interface ; ; ; -; -- Input Ports ; 12 ; 1 ; -; -- Output Ports ; 3 ; 2 ; -; -- Bidir Ports ; 8 ; 0 ; -; ; ; ; -; Registered Ports ; ; ; -; -- Registered Input Ports ; 0 ; 0 ; -; -- Registered Output Ports ; 0 ; 0 ; -; ; ; ; -; Port Connectivity ; ; ; -; -- Input Ports driven by GND ; 0 ; 0 ; -; -- Output Ports driven by GND ; 0 ; 0 ; -; -- Input Ports driven by VCC ; 0 ; 0 ; -; -- Output Ports driven by VCC ; 0 ; 0 ; -; -- Input Ports with no Source ; 0 ; 0 ; -; -- Output Ports with no Source ; 0 ; 0 ; -; -- Input Ports with no Fanout ; 0 ; 0 ; -; -- Output Ports with no Fanout ; 0 ; 0 ; -+---------------------------------------------+----------------------+--------------------------------+ ++-------------------------------------------------------------------------------------------------------+ +; Fitter Partition Statistics ; ++---------------------------------------------+------------------------+--------------------------------+ +; Statistic ; Top ; hard_block:auto_generated_inst ; ++---------------------------------------------+------------------------+--------------------------------+ +; Difficulty Clustering Region ; Low ; Low ; +; ; ; ; +; Total logic elements ; 10706 / 24624 ( 43 % ) ; 0 / 24624 ( 0 % ) ; +; -- Combinational with no register ; 2457 ; 0 ; +; -- Register only ; 4103 ; 0 ; +; -- Combinational with a register ; 4146 ; 0 ; +; ; ; ; +; Logic element usage by number of LUT inputs ; ; ; +; -- 4 input functions ; 5550 ; 0 ; +; -- 3 input functions ; 260 ; 0 ; +; -- <=2 input functions ; 793 ; 0 ; +; -- Register only ; 4103 ; 0 ; +; ; ; ; +; Logic elements by mode ; ; ; +; -- normal mode ; 6580 ; 0 ; +; -- arithmetic mode ; 23 ; 0 ; +; ; ; ; +; Total registers ; 8249 ; 0 ; +; -- Dedicated logic registers ; 8249 / 24624 ( 33 % ) ; 0 / 24624 ( 0 % ) ; +; -- I/O registers ; 0 ; 0 ; +; ; ; ; +; Total LABs: partially or completely used ; 854 / 1539 ( 55 % ) ; 0 / 1539 ( 0 % ) ; +; ; ; ; +; Virtual pins ; 0 ; 0 ; +; I/O pins ; 25 ; 0 ; +; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ; 0 / 132 ( 0 % ) ; +; Total memory bits ; 0 ; 0 ; +; Total RAM block bits ; 0 ; 0 ; +; PLL ; 0 / 4 ( 0 % ) ; 1 / 4 ( 25 % ) ; +; Clock control block ; 1 / 24 ( 4 % ) ; 2 / 24 ( 8 % ) ; +; ; ; ; +; Connections ; ; ; +; -- Input Connections ; 10 ; 1 ; +; -- Registered Input Connections ; 0 ; 0 ; +; -- Output Connections ; 9 ; 2 ; +; -- Registered Output Connections ; 0 ; 0 ; +; ; ; ; +; Internal Connections ; ; ; +; -- Total Connections ; 51125 ; 11 ; +; -- Registered Connections ; 16693 ; 0 ; +; ; ; ; +; External Connections ; ; ; +; -- Top ; 16 ; 3 ; +; -- hard_block:auto_generated_inst ; 3 ; 0 ; +; ; ; ; +; Partition Interface ; ; ; +; -- Input Ports ; 14 ; 1 ; +; -- Output Ports ; 3 ; 2 ; +; -- Bidir Ports ; 8 ; 0 ; +; ; ; ; +; Registered Ports ; ; ; +; -- Registered Input Ports ; 0 ; 0 ; +; -- Registered Output Ports ; 0 ; 0 ; +; ; ; ; +; Port Connectivity ; ; ; +; -- Input Ports driven by GND ; 0 ; 0 ; +; -- Output Ports driven by GND ; 0 ; 0 ; +; -- Input Ports driven by VCC ; 0 ; 0 ; +; -- Output Ports driven by VCC ; 0 ; 0 ; +; -- Input Ports with no Source ; 0 ; 0 ; +; -- Output Ports with no Source ; 0 ; 0 ; +; -- Input Ports with no Fanout ; 0 ; 0 ; +; -- Output Ports with no Fanout ; 0 ; 0 ; ++---------------------------------------------+------------------------+--------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ @@ -365,8 +363,10 @@ The pin-out file can be found in D:/GITEA/altera/MainController/output_files/Mai ; Address[5] ; 235 ; 8 ; 7 ; 34 ; 14 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; ; Address[6] ; 230 ; 8 ; 14 ; 34 ; 7 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; ; Address[7] ; 195 ; 7 ; 38 ; 34 ; 0 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; -; FPGA_CLK ; 31 ; 1 ; 0 ; 16 ; 0 ; 82 ; 0 ; yes ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; -; nCE ; 219 ; 8 ; 20 ; 34 ; 14 ; 15 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; +; FPGA_CLK ; 31 ; 1 ; 0 ; 16 ; 0 ; 8250 ; 0 ; yes ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; +; nBL[0] ; 200 ; 7 ; 34 ; 34 ; 0 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 2.5 V ; -- ; User ; +; nBL[1] ; 197 ; 7 ; 38 ; 34 ; 21 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 2.5 V ; -- ; User ; +; nCE ; 219 ; 8 ; 20 ; 34 ; 14 ; 6 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; ; nOE ; 217 ; 8 ; 20 ; 34 ; 0 ; 4 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; ; nWE ; 218 ; 8 ; 20 ; 34 ; 7 ; 2 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; +------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+ @@ -388,14 +388,14 @@ The pin-out file can be found in D:/GITEA/altera/MainController/output_files/Mai +---------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+--------------------+---------------------------+----------------------+------+----------------------------------+---------------------+ ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Output Termination ; Termination Control Block ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ; +---------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+--------------------+---------------------------+----------------------+------+----------------------------------+---------------------+ -; Data[0] ; 194 ; 7 ; 40 ; 34 ; 7 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[0]~en (inverted) ; - ; -; Data[1] ; 189 ; 7 ; 45 ; 34 ; 21 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[1]~en (inverted) ; - ; -; Data[2] ; 188 ; 7 ; 45 ; 34 ; 14 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[2]~en (inverted) ; - ; -; Data[3] ; 187 ; 7 ; 45 ; 34 ; 7 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[3]~en (inverted) ; - ; -; Data[4] ; 226 ; 8 ; 16 ; 34 ; 14 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[4]~en (inverted) ; - ; -; Data[5] ; 224 ; 8 ; 16 ; 34 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[5]~en (inverted) ; - ; -; Data[6] ; 223 ; 8 ; 18 ; 34 ; 21 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[6]~en (inverted) ; - ; -; Data[7] ; 221 ; 8 ; 18 ; 34 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst3|data0[7]~en (inverted) ; - ; +; Data[0] ; 194 ; 7 ; 40 ; 34 ; 7 ; 1024 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst1|data0[0]~en (inverted) ; - ; +; Data[1] ; 189 ; 7 ; 45 ; 34 ; 21 ; 1024 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst1|data0[1]~en (inverted) ; - ; +; Data[2] ; 188 ; 7 ; 45 ; 34 ; 14 ; 1024 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst1|data0[2]~en (inverted) ; - ; +; Data[3] ; 187 ; 7 ; 45 ; 34 ; 7 ; 1024 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst1|data0[3]~en (inverted) ; - ; +; Data[4] ; 226 ; 8 ; 16 ; 34 ; 14 ; 1024 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst1|data0[4]~en (inverted) ; - ; +; Data[5] ; 224 ; 8 ; 16 ; 34 ; 0 ; 1024 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst1|data0[5]~en (inverted) ; - ; +; Data[6] ; 223 ; 8 ; 18 ; 34 ; 21 ; 769 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst1|data0[6]~en (inverted) ; - ; +; Data[7] ; 221 ; 8 ; 18 ; 34 ; 0 ; 1025 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; User ; 0 pF ; RAM:inst1|data0[7]~en (inverted) ; - ; +---------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+--------------------+---------------------------+----------------------+------+----------------------------------+---------------------+ @@ -421,6 +421,8 @@ The pin-out file can be found in D:/GITEA/altera/MainController/output_files/Mai ; 168 ; DIFFIO_R3p, nOE ; Use as regular IO ; FPGA_LED_3 ; Dual Purpose Pin ; ; 194 ; DIFFIO_T20p, PADD0 ; Use as regular IO ; Data[0] ; Dual Purpose Pin ; ; 196 ; DIFFIO_T19n, PADD1 ; Use as regular IO ; Address[0] ; Dual Purpose Pin ; +; 197 ; DIFFIO_T19p, PADD2 ; Use as regular IO ; nBL[1] ; Dual Purpose Pin ; +; 200 ; DIFFIO_T17p, PADD4, DQS2T/CQ3T,DPCLK8 ; Use as regular IO ; nBL[0] ; Dual Purpose Pin ; ; 218 ; DIFFIO_T10n, DATA2 ; Use as regular IO ; nWE ; Dual Purpose Pin ; ; 219 ; DIFFIO_T10p, DATA3 ; Use as regular IO ; nCE ; Dual Purpose Pin ; ; 221 ; DIFFIO_T9p, DATA4 ; Use as regular IO ; Data[7] ; Dual Purpose Pin ; @@ -443,7 +445,7 @@ The pin-out file can be found in D:/GITEA/altera/MainController/output_files/Mai ; 4 ; 0 / 22 ( 0 % ) ; 2.5V ; -- ; ; 5 ; 0 / 19 ( 0 % ) ; 2.5V ; -- ; ; 6 ; 4 / 15 ( 27 % ) ; 3.3V ; -- ; -; 7 ; 6 / 20 ( 30 % ) ; 3.3V ; -- ; +; 7 ; 8 / 20 ( 40 % ) ; 3.3V ; -- ; ; 8 ; 13 / 22 ( 59 % ) ; 3.3V ; -- ; +----------+------------------+---------------+--------------+ @@ -650,10 +652,10 @@ The pin-out file can be found in D:/GITEA/altera/MainController/output_files/Mai ; 194 ; 189 ; 7 ; Data[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; 195 ; 190 ; 7 ; Address[7] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; 196 ; 191 ; 7 ; Address[0] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; -; 197 ; 192 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 197 ; 192 ; 7 ; nBL[1] ; input ; 2.5 V ; ; Column I/O ; Y ; no ; Off ; ; 198 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; 199 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; -; 200 ; 197 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 200 ; 197 ; 7 ; nBL[0] ; input ; 2.5 V ; ; Column I/O ; Y ; no ; Off ; ; 201 ; 198 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; ; 202 ; 200 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; ; 203 ; 201 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; @@ -749,20 +751,18 @@ Note: Pin directions (input, output or bidir) are based on device operating in u +-----------------------------------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+------------+---------------+---------+---------+--------------------------------------------------+ -+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ -; Fitter Resource Utilization by Entity ; -+--------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------+--------------+ -; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M9Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ; -+--------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------+--------------+ -; |MainController ; 95 (0) ; 80 (0) ; 0 (0) ; 2048 ; 1 ; 0 ; 0 ; 0 ; 23 ; 0 ; 15 (0) ; 28 (0) ; 52 (0) ; |MainController ; work ; -; |AlteraPLL:inst| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |MainController|AlteraPLL:inst ; work ; -; |altpll:altpll_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |MainController|AlteraPLL:inst|altpll:altpll_component ; work ; -; |AlteraPLL_altpll:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |MainController|AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated ; work ; -; |LedBlink:inst2| ; 36 (36) ; 25 (25) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 11 (11) ; 0 (0) ; 25 (25) ; |MainController|LedBlink:inst2 ; work ; -; |RAM:inst3| ; 59 (59) ; 55 (55) ; 0 (0) ; 2048 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 4 (4) ; 28 (28) ; 27 (27) ; |MainController|RAM:inst3 ; work ; -; |altsyncram:memory_rtl_0| ; 0 (0) ; 0 (0) ; 0 (0) ; 2048 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |MainController|RAM:inst3|altsyncram:memory_rtl_0 ; work ; -; |altsyncram_8bi1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 2048 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |MainController|RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated ; work ; -+--------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------+--------------+ ++------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Fitter Resource Utilization by Entity ; ++--------------------------------------------+---------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------+--------------+ +; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M9Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ; ++--------------------------------------------+---------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------+--------------+ +; |MainController ; 10706 (0) ; 8249 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 25 ; 0 ; 2457 (0) ; 4103 (0) ; 4146 (0) ; |MainController ; work ; +; |AlteraPLL:inst| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |MainController|AlteraPLL:inst ; work ; +; |altpll:altpll_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |MainController|AlteraPLL:inst|altpll:altpll_component ; work ; +; |AlteraPLL_altpll:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |MainController|AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated ; work ; +; |LedBlink:inst2| ; 33 (33) ; 25 (25) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 8 (8) ; 0 (0) ; 25 (25) ; |MainController|LedBlink:inst2 ; work ; +; |RAM:inst1| ; 10673 (10673) ; 8224 (8224) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2449 (2449) ; 4103 (4103) ; 4121 (4121) ; |MainController|RAM:inst1 ; work ; ++--------------------------------------------+---------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------+--------------+ Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy. @@ -774,123 +774,9065 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi ; FPGA_LED_1 ; Output ; -- ; -- ; -- ; -- ; -- ; ; FPGA_LED_2 ; Output ; -- ; -- ; -- ; -- ; -- ; ; FPGA_LED_3 ; Output ; -- ; -- ; -- ; -- ; -- ; -; Data[7] ; Bidir ; (6) 1314 ps ; -- ; -- ; -- ; -- ; -; Data[6] ; Bidir ; (6) 1314 ps ; -- ; -- ; -- ; -- ; +; Data[7] ; Bidir ; -- ; (6) 1314 ps ; -- ; -- ; -- ; +; Data[6] ; Bidir ; (6) 1314 ps ; (6) 1314 ps ; -- ; -- ; -- ; ; Data[5] ; Bidir ; (6) 1314 ps ; -- ; -- ; -- ; -- ; ; Data[4] ; Bidir ; (6) 1314 ps ; -- ; -- ; -- ; -- ; ; Data[3] ; Bidir ; (6) 1314 ps ; -- ; -- ; -- ; -- ; -; Data[2] ; Bidir ; (6) 1314 ps ; -- ; -- ; -- ; -- ; -; Data[1] ; Bidir ; -- ; (6) 1314 ps ; -- ; -- ; -- ; -; Data[0] ; Bidir ; -- ; (6) 1314 ps ; -- ; -- ; -- ; +; Data[2] ; Bidir ; -- ; (6) 1314 ps ; -- ; -- ; -- ; +; Data[1] ; Bidir ; (6) 1314 ps ; (6) 1314 ps ; -- ; -- ; -- ; +; Data[0] ; Bidir ; (6) 1314 ps ; -- ; -- ; -- ; -- ; ; FPGA_CLK ; Input ; (0) 0 ps ; -- ; -- ; -- ; -- ; -; nCE ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ; -; nWE ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ; +; nCE ; Input ; -- ; (6) 1314 ps ; -- ; -- ; -- ; +; nWE ; Input ; -- ; (6) 1314 ps ; -- ; -- ; -- ; ; Address[0] ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ; ; Address[1] ; Input ; -- ; (6) 1314 ps ; -- ; -- ; -- ; -; Address[2] ; Input ; -- ; (6) 1314 ps ; -- ; -- ; -- ; -; Address[3] ; Input ; -- ; (6) 1314 ps ; -- ; -- ; -- ; -; Address[4] ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ; -; Address[5] ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ; -; Address[6] ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ; +; Address[5] ; Input ; -- ; (6) 1314 ps ; -- ; -- ; -- ; +; Address[4] ; Input ; -- ; (6) 1314 ps ; -- ; -- ; -- ; +; nBL[1] ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ; +; nBL[0] ; Input ; -- ; (6) 1314 ps ; -- ; -- ; -- ; +; Address[3] ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ; +; Address[2] ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ; ; Address[7] ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ; +; Address[6] ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ; ; nOE ; Input ; (6) 1314 ps ; -- ; -- ; -- ; -- ; +------------+----------+---------------+---------------+-----------------------+-----+------+ -+--------------------------------------------------------------------------------------------------------------------+ -; Pad To Core Delay Chain Fanout ; -+--------------------------------------------------------------------------------------+-------------------+---------+ -; Source Pin / Fanout ; Pad To Core Index ; Setting ; -+--------------------------------------------------------------------------------------+-------------------+---------+ -; Data[7] ; ; ; -; - RAM:inst3|memory_rtl_0_bypass[24]~feeder ; 0 ; 6 ; -; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 0 ; 6 ; -; Data[6] ; ; ; -; - RAM:inst3|memory_rtl_0_bypass[23]~feeder ; 0 ; 6 ; -; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 0 ; 6 ; -; Data[5] ; ; ; -; - RAM:inst3|memory_rtl_0_bypass[22]~feeder ; 0 ; 6 ; -; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 0 ; 6 ; -; Data[4] ; ; ; -; - RAM:inst3|memory_rtl_0_bypass[21]~feeder ; 0 ; 6 ; -; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 0 ; 6 ; -; Data[3] ; ; ; -; - RAM:inst3|memory_rtl_0_bypass[20] ; 0 ; 6 ; -; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 0 ; 6 ; -; Data[2] ; ; ; -; - RAM:inst3|memory_rtl_0_bypass[19] ; 0 ; 6 ; -; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 0 ; 6 ; -; Data[1] ; ; ; -; - RAM:inst3|memory_rtl_0_bypass[18] ; 1 ; 6 ; -; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 1 ; 6 ; -; Data[0] ; ; ; -; - RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 1 ; 6 ; -; - RAM:inst3|memory_rtl_0_bypass[17] ; 1 ; 6 ; -; FPGA_CLK ; ; ; -; nCE ; ; ; -; - RAM:inst3|ce0Prev ; 0 ; 6 ; -; - RAM:inst3|Selector74~0 ; 0 ; 6 ; -; - RAM:inst3|addr~0 ; 0 ; 6 ; -; - RAM:inst3|addr~1 ; 0 ; 6 ; -; - RAM:inst3|addr~2 ; 0 ; 6 ; -; - RAM:inst3|addr~3 ; 0 ; 6 ; -; - RAM:inst3|addr~4 ; 0 ; 6 ; -; - RAM:inst3|addr~5 ; 0 ; 6 ; -; - RAM:inst3|addr~6 ; 0 ; 6 ; -; - RAM:inst3|addr~7 ; 0 ; 6 ; -; - RAM:inst3|Selector4~0 ; 0 ; 6 ; -; - RAM:inst3|Selector3~1 ; 0 ; 6 ; -; - RAM:inst3|Selector3~2 ; 0 ; 6 ; -; - RAM:inst3|Selector2~0 ; 0 ; 6 ; -; - RAM:inst3|Selector3~3 ; 0 ; 6 ; -; nWE ; ; ; -; - RAM:inst3|we0Prev ; 0 ; 6 ; -; - RAM:inst3|memory~48 ; 0 ; 6 ; -; Address[0] ; ; ; -; - RAM:inst3|addr~0 ; 0 ; 6 ; -; Address[1] ; ; ; -; - RAM:inst3|addr~1 ; 1 ; 6 ; -; Address[2] ; ; ; -; - RAM:inst3|addr~2 ; 1 ; 6 ; -; Address[3] ; ; ; -; - RAM:inst3|addr~3 ; 1 ; 6 ; -; Address[4] ; ; ; -; - RAM:inst3|addr~4 ; 0 ; 6 ; -; Address[5] ; ; ; -; - RAM:inst3|addr~5 ; 0 ; 6 ; -; Address[6] ; ; ; -; - RAM:inst3|addr~6 ; 0 ; 6 ; -; Address[7] ; ; ; -; - RAM:inst3|addr~7 ; 0 ; 6 ; -; nOE ; ; ; -; - RAM:inst3|Selector4~0 ; 0 ; 6 ; -; - RAM:inst3|oe0Prev ; 0 ; 6 ; -; - RAM:inst3|Selector3~0 ; 0 ; 6 ; -; - RAM:inst3|Selector3~3 ; 0 ; 6 ; -+--------------------------------------------------------------------------------------+-------------------+---------+ ++-----------------------------------------------------------------------+ +; Pad To Core Delay Chain Fanout ; ++-----------------------------------------+-------------------+---------+ +; Source Pin / Fanout ; Pad To Core Index ; Setting ; ++-----------------------------------------+-------------------+---------+ +; Data[7] ; ; ; +; - RAM:inst1|memory[169][23] ; 1 ; 6 ; +; - RAM:inst1|memory[168][23] ; 1 ; 6 ; +; - RAM:inst1|memory[153][23] ; 1 ; 6 ; +; - RAM:inst1|memory[152][23] ; 1 ; 6 ; +; - RAM:inst1|memory[155][23] ; 1 ; 6 ; +; - RAM:inst1|memory[136][23] ; 1 ; 6 ; +; - RAM:inst1|memory[139][23] ; 1 ; 6 ; +; - RAM:inst1|memory[186][23] ; 1 ; 6 ; +; - RAM:inst1|memory[185][23] ; 1 ; 6 ; +; - RAM:inst1|memory[184][23] ; 1 ; 6 ; +; - RAM:inst1|memory[187][23] ; 1 ; 6 ; +; - RAM:inst1|memory[138][15] ; 1 ; 6 ; +; - RAM:inst1|memory[186][15] ; 1 ; 6 ; +; - RAM:inst1|memory[137][15] ; 1 ; 6 ; +; - RAM:inst1|memory[185][15] ; 1 ; 6 ; +; - RAM:inst1|memory[168][15] ; 1 ; 6 ; +; - RAM:inst1|memory[152][15] ; 1 ; 6 ; +; - RAM:inst1|memory[136][15] ; 1 ; 6 ; +; - RAM:inst1|memory[184][15] ; 1 ; 6 ; +; - RAM:inst1|memory[155][15] ; 1 ; 6 ; +; - RAM:inst1|memory[139][15] ; 1 ; 6 ; +; - RAM:inst1|memory[187][15] ; 1 ; 6 ; +; - RAM:inst1|memory[153][7] ; 1 ; 6 ; +; - RAM:inst1|memory[152][7] ; 1 ; 6 ; +; - RAM:inst1|memory[155][7] ; 1 ; 6 ; +; - RAM:inst1|memory[170][7] ; 1 ; 6 ; +; - RAM:inst1|memory[168][7] ; 1 ; 6 ; +; - RAM:inst1|memory[171][7] ; 1 ; 6 ; +; - RAM:inst1|memory[137][7] ; 1 ; 6 ; +; - RAM:inst1|memory[136][7] ; 1 ; 6 ; +; - RAM:inst1|memory[139][7] ; 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LCCOMB_X30_Y9_N2 ; 8 ; Clock enable ; no ; -- ; -- ; -- ; +; RAM:inst1|memory[98][31]~361 ; LCCOMB_X34_Y9_N2 ; 8 ; Clock enable ; no ; -- ; -- ; -- ; +; RAM:inst1|memory[98][7]~345 ; LCCOMB_X28_Y6_N0 ; 8 ; Clock enable ; no ; -- ; -- ; -- ; +; RAM:inst1|memory[99][15]~530 ; LCCOMB_X36_Y25_N2 ; 8 ; Clock enable ; no ; -- ; -- ; -- ; +; RAM:inst1|memory[99][23]~533 ; LCCOMB_X20_Y29_N10 ; 8 ; Clock enable ; no ; -- ; -- ; -- ; +; RAM:inst1|memory[99][31]~542 ; LCCOMB_X34_Y27_N2 ; 8 ; Clock enable ; no ; -- ; -- ; -- ; +; RAM:inst1|memory[99][7]~537 ; LCCOMB_X24_Y17_N0 ; 8 ; Clock enable ; no ; -- ; -- ; -- ; +; RAM:inst1|memory[9][15]~709 ; LCCOMB_X15_Y24_N8 ; 8 ; Clock enable ; no ; -- ; -- ; -- ; +; RAM:inst1|memory[9][23]~689 ; LCCOMB_X11_Y29_N2 ; 8 ; Clock enable ; no ; -- ; -- ; -- ; +; RAM:inst1|memory[9][31]~741 ; LCCOMB_X10_Y22_N22 ; 8 ; Clock enable ; no ; -- ; -- ; -- ; +; RAM:inst1|memory[9][7]~721 ; LCCOMB_X12_Y28_N22 ; 8 ; Clock enable ; no ; -- ; -- ; -- ; +; RAM:inst1|part0[0]~0 ; LCCOMB_X20_Y30_N14 ; 12 ; Clock enable ; no ; -- ; -- ; -- ; ++--------------------------------+--------------------+---------+---------------+--------+----------------------+------------------+---------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ @@ -900,373 +9842,1175 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi +-----------------------------------------------------------------------------------------+----------+---------+--------------------------------------+----------------------+------------------+---------------------------+ ; AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|wire_pll1_clk[0] ; PLL_1 ; 1 ; 0 ; Global Clock ; GCLK3 ; -- ; ; AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|wire_pll1_clk[1] ; PLL_1 ; 1 ; 0 ; Global Clock ; GCLK4 ; -- ; -; FPGA_CLK ; PIN_31 ; 81 ; 0 ; Global Clock ; GCLK2 ; -- ; +; FPGA_CLK ; PIN_31 ; 8249 ; 0 ; Global Clock ; GCLK2 ; -- ; +-----------------------------------------------------------------------------------------+----------+---------+--------------------------------------+----------------------+------------------+---------------------------+ -+--------------------------------------------------------------------------------------------------+ -; Non-Global High Fan-Out Signals ; -+----------------------------------------------------------------------------------------+---------+ -; Name ; Fan-Out ; -+----------------------------------------------------------------------------------------+---------+ -; RAM:inst3|stateMM0.Waiting ; 30 ; -; LedBlink:inst2|LessThan0~10 ; 24 ; -; RAM:inst3|Selector74~0 ; 16 ; -; nCE~input ; 15 ; -; RAM:inst3|ce0Prev ; 13 ; -; RAM:inst3|memory~39 ; 8 ; -; nOE~input ; 4 ; -; LedBlink:inst2|counter[16] ; 4 ; -; LedBlink:inst2|counter[15] ; 4 ; -; RAM:inst3|addr~7 ; 3 ; -; RAM:inst3|addr~6 ; 3 ; -; RAM:inst3|addr~5 ; 3 ; -; RAM:inst3|addr~4 ; 3 ; -; RAM:inst3|addr~3 ; 3 ; -; RAM:inst3|addr~2 ; 3 ; -; RAM:inst3|addr~1 ; 3 ; -; RAM:inst3|addr~0 ; 3 ; -; RAM:inst3|memory~48 ; 3 ; -; LedBlink:inst2|counter[13] ; 3 ; -; LedBlink:inst2|counter[4] ; 3 ; -; nWE~input ; 2 ; -; Data[0]~input ; 2 ; -; Data[1]~input ; 2 ; -; Data[2]~input ; 2 ; -; Data[3]~input ; 2 ; -; Data[4]~input ; 2 ; -; Data[5]~input ; 2 ; -; Data[6]~input ; 2 ; -; Data[7]~input ; 2 ; -; RAM:inst3|Selector3~2 ; 2 ; -; RAM:inst3|Selector3~1 ; 2 ; -; RAM:inst3|addr[7] ; 2 ; -; RAM:inst3|addr[6] ; 2 ; -; RAM:inst3|addr[5] ; 2 ; -; RAM:inst3|addr[4] ; 2 ; -; RAM:inst3|addr[3] ; 2 ; -; RAM:inst3|addr[2] ; 2 ; -; RAM:inst3|addr[1] ; 2 ; -; RAM:inst3|addr[0] ; 2 ; -; RAM:inst3|stateMM0.Writing ; 2 ; -; LedBlink:inst2|LessThan0~9 ; 2 ; -; LedBlink:inst2|LessThan0~6 ; 2 ; -; LedBlink:inst2|LessThan0~5 ; 2 ; -; LedBlink:inst2|LessThan0~4 ; 2 ; -; LedBlink:inst2|ledBuf ; 2 ; -; LedBlink:inst2|counter[23] ; 2 ; -; LedBlink:inst2|counter[22] ; 2 ; -; LedBlink:inst2|counter[21] ; 2 ; -; LedBlink:inst2|counter[20] ; 2 ; -; LedBlink:inst2|counter[19] ; 2 ; -; LedBlink:inst2|counter[18] ; 2 ; -; LedBlink:inst2|counter[17] ; 2 ; -; LedBlink:inst2|counter[14] ; 2 ; -; LedBlink:inst2|counter[12] ; 2 ; -; LedBlink:inst2|counter[11] ; 2 ; -; LedBlink:inst2|counter[10] ; 2 ; -; LedBlink:inst2|counter[9] ; 2 ; -; LedBlink:inst2|counter[8] ; 2 ; -; LedBlink:inst2|counter[7] ; 2 ; -; LedBlink:inst2|counter[6] ; 2 ; -; LedBlink:inst2|counter[5] ; 2 ; -; LedBlink:inst2|counter[3] ; 2 ; -; LedBlink:inst2|counter[2] ; 2 ; -; LedBlink:inst2|counter[1] ; 2 ; -; LedBlink:inst2|counter[0] ; 2 ; -; Address[7]~input ; 1 ; -; Address[6]~input ; 1 ; -; Address[5]~input ; 1 ; -; Address[4]~input ; 1 ; -; Address[3]~input ; 1 ; -; Address[2]~input ; 1 ; -; Address[1]~input ; 1 ; -; Address[0]~input ; 1 ; -; FPGA_CLK~input ; 1 ; -; RAM:inst3|stateMM0.Waiting~_wirecell ; 1 ; -; RAM:inst3|Selector3~3 ; 1 ; -; RAM:inst3|Selector2~0 ; 1 ; -; RAM:inst3|Selector3~0 ; 1 ; -; RAM:inst3|oe0Prev ; 1 ; -; RAM:inst3|Selector4~0 ; 1 ; -; RAM:inst3|we0Prev ; 1 ; -; RAM:inst3|memory~47 ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[17] ; 1 ; -; RAM:inst3|memory~46 ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[18] ; 1 ; -; RAM:inst3|memory~45 ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[19] ; 1 ; -; RAM:inst3|memory~44 ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[20] ; 1 ; -; RAM:inst3|memory~43 ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[21] ; 1 ; -; RAM:inst3|memory~42 ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[22] ; 1 ; -; RAM:inst3|memory~41 ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[23] ; 1 ; -; RAM:inst3|stateMM0.Reading ; 1 ; -; RAM:inst3|memory~40 ; 1 ; -; RAM:inst3|memory~38 ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[14] ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[16] ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[15] ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[13] ; 1 ; -; RAM:inst3|memory~37 ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[10] ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[12] ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[11] ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[9] ; 1 ; -; RAM:inst3|memory~36 ; 1 ; -; RAM:inst3|memory~35 ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[6] ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[8] ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[7] ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[5] ; 1 ; -; RAM:inst3|memory~34 ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[2] ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[4] ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[3] ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[1] ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[0] ; 1 ; -; RAM:inst3|memory_rtl_0_bypass[24] ; 1 ; -; RAM:inst3|data0[0]~en ; 1 ; -; RAM:inst3|data0[0]~reg0 ; 1 ; -; RAM:inst3|data0[1]~en ; 1 ; -; RAM:inst3|data0[1]~reg0 ; 1 ; -; RAM:inst3|data0[2]~en ; 1 ; -; RAM:inst3|data0[2]~reg0 ; 1 ; -; RAM:inst3|data0[3]~en ; 1 ; -; RAM:inst3|data0[3]~reg0 ; 1 ; -; RAM:inst3|data0[4]~en ; 1 ; -; RAM:inst3|data0[4]~reg0 ; 1 ; -; RAM:inst3|data0[5]~en ; 1 ; -; RAM:inst3|data0[5]~reg0 ; 1 ; -; RAM:inst3|data0[6]~en ; 1 ; -; RAM:inst3|data0[6]~reg0 ; 1 ; -; RAM:inst3|data0[7]~en ; 1 ; -; RAM:inst3|data0[7]~reg0 ; 1 ; -; LedBlink:inst2|ledBuf~0 ; 1 ; -; LedBlink:inst2|LessThan0~8 ; 1 ; -; LedBlink:inst2|LessThan0~7 ; 1 ; -; LedBlink:inst2|LessThan0~3 ; 1 ; -; LedBlink:inst2|LessThan0~2 ; 1 ; -; LedBlink:inst2|LessThan0~1 ; 1 ; -; LedBlink:inst2|LessThan0~0 ; 1 ; -; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a1 ; 1 ; -; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a2 ; 1 ; -; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a3 ; 1 ; -; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a4 ; 1 ; -; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a5 ; 1 ; -; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a6 ; 1 ; -; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a7 ; 1 ; -; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ram_block1a0 ; 1 ; -; LedBlink:inst2|counter[23]~70 ; 1 ; -; LedBlink:inst2|counter[22]~69 ; 1 ; -; LedBlink:inst2|counter[22]~68 ; 1 ; -; LedBlink:inst2|counter[21]~67 ; 1 ; -; LedBlink:inst2|counter[21]~66 ; 1 ; -; LedBlink:inst2|counter[20]~65 ; 1 ; -; LedBlink:inst2|counter[20]~64 ; 1 ; -; LedBlink:inst2|counter[19]~63 ; 1 ; -; LedBlink:inst2|counter[19]~62 ; 1 ; -; LedBlink:inst2|counter[18]~61 ; 1 ; -; LedBlink:inst2|counter[18]~60 ; 1 ; -; LedBlink:inst2|counter[17]~59 ; 1 ; -; LedBlink:inst2|counter[17]~58 ; 1 ; -; LedBlink:inst2|counter[16]~57 ; 1 ; -; LedBlink:inst2|counter[16]~56 ; 1 ; -; LedBlink:inst2|counter[15]~55 ; 1 ; -; LedBlink:inst2|counter[15]~54 ; 1 ; -; LedBlink:inst2|counter[14]~53 ; 1 ; -; LedBlink:inst2|counter[14]~52 ; 1 ; -; LedBlink:inst2|counter[13]~51 ; 1 ; -; LedBlink:inst2|counter[13]~50 ; 1 ; -; LedBlink:inst2|counter[12]~49 ; 1 ; -; LedBlink:inst2|counter[12]~48 ; 1 ; -; LedBlink:inst2|counter[11]~47 ; 1 ; -; LedBlink:inst2|counter[11]~46 ; 1 ; -; LedBlink:inst2|counter[10]~45 ; 1 ; -; LedBlink:inst2|counter[10]~44 ; 1 ; -; LedBlink:inst2|counter[9]~43 ; 1 ; -; LedBlink:inst2|counter[9]~42 ; 1 ; -; LedBlink:inst2|counter[8]~41 ; 1 ; -; LedBlink:inst2|counter[8]~40 ; 1 ; -; LedBlink:inst2|counter[7]~39 ; 1 ; -; LedBlink:inst2|counter[7]~38 ; 1 ; -; LedBlink:inst2|counter[6]~37 ; 1 ; -; LedBlink:inst2|counter[6]~36 ; 1 ; -; LedBlink:inst2|counter[5]~35 ; 1 ; -; LedBlink:inst2|counter[5]~34 ; 1 ; -; LedBlink:inst2|counter[4]~33 ; 1 ; -; LedBlink:inst2|counter[4]~32 ; 1 ; -; LedBlink:inst2|counter[3]~31 ; 1 ; -; LedBlink:inst2|counter[3]~30 ; 1 ; -; LedBlink:inst2|counter[2]~29 ; 1 ; -; LedBlink:inst2|counter[2]~28 ; 1 ; -; LedBlink:inst2|counter[1]~27 ; 1 ; -; LedBlink:inst2|counter[1]~26 ; 1 ; -; LedBlink:inst2|counter[0]~25 ; 1 ; -; LedBlink:inst2|counter[0]~24 ; 1 ; -; AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|wire_pll1_fbout ; 1 ; -+----------------------------------------------------------------------------------------+---------+ ++------------------------------------------+ +; Non-Global High Fan-Out Signals ; ++--------------------------------+---------+ +; Name ; Fan-Out ; ++--------------------------------+---------+ +; Data[7]~input ; 1025 ; +; Data[0]~input ; 1024 ; +; Data[1]~input ; 1024 ; +; Data[2]~input ; 1024 ; +; Data[3]~input ; 1024 ; +; Data[4]~input ; 1024 ; +; Data[5]~input ; 1024 ; +; RAM:inst1|part0[1] ; 895 ; +; RAM:inst1|part0[0] ; 894 ; +; RAM:inst1|addr0[6] ; 856 ; +; RAM:inst1|addr0[7] ; 856 ; +; RAM:inst1|addr0[3] ; 843 ; +; RAM:inst1|addr0[2] ; 842 ; +; RAM:inst1|addr0[1] ; 820 ; +; RAM:inst1|addr0[0] ; 820 ; +; RAM:inst1|addr0[4] ; 793 ; +; RAM:inst1|addr0[5] ; 793 ; +; Data[6]~input ; 769 ; +; RAM:inst1|memory~1073 ; 256 ; +; RAM:inst1|memory[169][31]~60 ; 256 ; +; RAM:inst1|Decoder0~31 ; 64 ; +; RAM:inst1|Decoder0~30 ; 64 ; +; RAM:inst1|Decoder0~29 ; 64 ; +; RAM:inst1|Decoder0~28 ; 64 ; +; RAM:inst1|Decoder0~27 ; 64 ; +; RAM:inst1|Decoder0~26 ; 64 ; +; RAM:inst1|Decoder0~25 ; 64 ; +; RAM:inst1|Decoder0~24 ; 64 ; +; RAM:inst1|Decoder0~23 ; 64 ; +; RAM:inst1|Decoder0~22 ; 64 ; +; RAM:inst1|Decoder0~21 ; 64 ; +; RAM:inst1|Decoder0~20 ; 64 ; +; RAM:inst1|Decoder0~7 ; 64 ; +; RAM:inst1|Decoder0~6 ; 64 ; +; RAM:inst1|Decoder0~5 ; 64 ; +; RAM:inst1|Decoder0~0 ; 64 ; +; RAM:inst1|Selector28~0 ; 51 ; +; LedBlink:inst2|LessThan0~7 ; 25 ; +; RAM:inst1|Decoder0~19 ; 19 ; +; RAM:inst1|Decoder0~18 ; 19 ; +; RAM:inst1|Decoder0~17 ; 19 ; +; RAM:inst1|Decoder0~16 ; 19 ; +; RAM:inst1|Decoder0~15 ; 19 ; +; RAM:inst1|Decoder0~14 ; 19 ; +; RAM:inst1|Decoder0~13 ; 19 ; +; RAM:inst1|Decoder0~12 ; 19 ; +; RAM:inst1|Decoder0~11 ; 19 ; +; RAM:inst1|Decoder0~10 ; 19 ; +; RAM:inst1|Decoder0~9 ; 19 ; +; RAM:inst1|Decoder0~8 ; 19 ; +; RAM:inst1|Decoder0~4 ; 19 ; +; RAM:inst1|Decoder0~3 ; 19 ; +; RAM:inst1|Decoder0~2 ; 19 ; +; RAM:inst1|Decoder0~1 ; 19 ; +; RAM:inst1|memory[159][7]~275 ; 16 ; +; RAM:inst1|memory[172][7]~273 ; 16 ; +; RAM:inst1|memory[174][7]~271 ; 16 ; +; RAM:inst1|memory[157][7]~269 ; 16 ; +; RAM:inst1|memory[159][23]~255 ; 16 ; +; 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8 ; +; RAM:inst1|memory[145][15]~176 ; 8 ; +; RAM:inst1|memory[146][15]~174 ; 8 ; +; RAM:inst1|memory[179][23]~172 ; 8 ; +; RAM:inst1|memory[176][23]~171 ; 8 ; +; RAM:inst1|memory[177][23]~170 ; 8 ; +; RAM:inst1|memory[178][23]~169 ; 8 ; +; RAM:inst1|memory[131][23]~168 ; 8 ; +; RAM:inst1|memory[128][23]~167 ; 8 ; +; RAM:inst1|memory[130][23]~166 ; 8 ; +; RAM:inst1|memory[129][23]~165 ; 8 ; +; RAM:inst1|memory[147][23]~164 ; 8 ; +; RAM:inst1|memory[144][23]~163 ; 8 ; +; RAM:inst1|memory[145][23]~162 ; 8 ; +; RAM:inst1|memory[146][23]~161 ; 8 ; +; RAM:inst1|memory[163][23]~160 ; 8 ; +; RAM:inst1|memory[160][23]~158 ; 8 ; +; RAM:inst1|memory[162][23]~156 ; 8 ; ++--------------------------------+---------+ -+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ -; Fitter RAM Summary ; -+-----------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------+----------------+----------------------+-----------------+-----------------+---------------+ -; Name ; Type ; Mode ; Clock Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M9Ks ; MIF ; Location ; Mixed Width RDW Mode ; Port A RDW Mode ; Port B RDW Mode ; Fits in MLABs ; -+-----------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------+----------------+----------------------+-----------------+-----------------+---------------+ -; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Single Clock ; 256 ; 8 ; 256 ; 8 ; yes ; no ; yes ; no ; 2048 ; 256 ; 8 ; 256 ; 8 ; 2048 ; 1 ; None ; M9K_X33_Y29_N0 ; Old data ; Old data ; Old data ; No - Unknown ; -+-----------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------+----------------+----------------------+-----------------+-----------------+---------------+ -Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section. ++--------------------------------------------------+ +; Routing Usage Summary ; ++-----------------------+--------------------------+ +; Routing Resource Type ; Usage ; ++-----------------------+--------------------------+ +; Block interconnects ; 19,050 / 71,559 ( 27 % ) ; +; C16 interconnects ; 685 / 2,597 ( 26 % ) ; +; C4 interconnects ; 13,687 / 46,848 ( 29 % ) ; +; Direct links ; 635 / 71,559 ( < 1 % ) ; +; Global clocks ; 3 / 20 ( 15 % ) ; +; Local interconnects ; 3,034 / 24,624 ( 12 % ) ; +; R24 interconnects ; 740 / 2,496 ( 30 % ) ; +; R4 interconnects ; 15,951 / 62,424 ( 26 % ) ; ++-----------------------+--------------------------+ -+------------------------------------------------+ -; Routing Usage Summary ; -+-----------------------+------------------------+ -; Routing Resource Type ; Usage ; -+-----------------------+------------------------+ -; Block interconnects ; 114 / 71,559 ( < 1 % ) ; -; C16 interconnects ; 25 / 2,597 ( < 1 % ) ; -; C4 interconnects ; 119 / 46,848 ( < 1 % ) ; -; Direct links ; 6 / 71,559 ( < 1 % ) ; -; Global clocks ; 3 / 20 ( 15 % ) ; -; Local interconnects ; 62 / 24,624 ( < 1 % ) ; -; R24 interconnects ; 25 / 2,496 ( 1 % ) ; -; R4 interconnects ; 118 / 62,424 ( < 1 % ) ; -+-----------------------+------------------------+ ++-----------------------------------------------------------------------------+ +; LAB Logic Elements ; ++---------------------------------------------+-------------------------------+ +; Number of Logic Elements (Average = 12.54) ; Number of LABs (Total = 854) ; ++---------------------------------------------+-------------------------------+ +; 1 ; 20 ; +; 2 ; 43 ; +; 3 ; 23 ; +; 4 ; 25 ; +; 5 ; 11 ; +; 6 ; 18 ; +; 7 ; 9 ; +; 8 ; 11 ; +; 9 ; 25 ; +; 10 ; 37 ; +; 11 ; 29 ; +; 12 ; 31 ; +; 13 ; 37 ; +; 14 ; 55 ; +; 15 ; 100 ; +; 16 ; 380 ; ++---------------------------------------------+-------------------------------+ -+---------------------------------------------------------------------------+ -; LAB Logic Elements ; -+---------------------------------------------+-----------------------------+ -; Number of Logic Elements (Average = 11.88) ; Number of LABs (Total = 8) ; -+---------------------------------------------+-----------------------------+ -; 1 ; 0 ; -; 2 ; 0 ; -; 3 ; 0 ; -; 4 ; 2 ; -; 5 ; 0 ; -; 6 ; 0 ; -; 7 ; 0 ; -; 8 ; 0 ; -; 9 ; 1 ; -; 10 ; 0 ; -; 11 ; 0 ; -; 12 ; 0 ; -; 13 ; 0 ; -; 14 ; 1 ; -; 15 ; 0 ; -; 16 ; 4 ; -+---------------------------------------------+-----------------------------+ ++--------------------------------------------------------------------+ +; LAB-wide Signals ; ++------------------------------------+-------------------------------+ +; LAB-wide Signals (Average = 1.77) ; Number of LABs (Total = 854) ; ++------------------------------------+-------------------------------+ +; 1 Clock ; 846 ; +; 1 Clock enable ; 385 ; +; 1 Sync. clear ; 1 ; +; 2 Clock enables ; 277 ; ++------------------------------------+-------------------------------+ -+------------------------------------------------------------------+ -; LAB-wide Signals ; -+------------------------------------+-----------------------------+ -; LAB-wide Signals (Average = 1.63) ; Number of LABs (Total = 8) ; -+------------------------------------+-----------------------------+ -; 1 Clock ; 8 ; -; 1 Clock enable ; 4 ; -; 1 Sync. clear ; 1 ; -+------------------------------------+-----------------------------+ ++------------------------------------------------------------------------------+ +; LAB Signals Sourced ; ++----------------------------------------------+-------------------------------+ +; Number of Signals Sourced (Average = 19.46) ; Number of LABs (Total = 854) ; ++----------------------------------------------+-------------------------------+ +; 0 ; 0 ; +; 1 ; 3 ; +; 2 ; 20 ; +; 3 ; 17 ; +; 4 ; 30 ; +; 5 ; 14 ; +; 6 ; 21 ; +; 7 ; 12 ; +; 8 ; 16 ; +; 9 ; 8 ; +; 10 ; 10 ; +; 11 ; 3 ; +; 12 ; 7 ; +; 13 ; 13 ; +; 14 ; 18 ; +; 15 ; 26 ; +; 16 ; 24 ; +; 17 ; 33 ; +; 18 ; 39 ; +; 19 ; 20 ; +; 20 ; 31 ; +; 21 ; 27 ; +; 22 ; 40 ; +; 23 ; 52 ; +; 24 ; 83 ; +; 25 ; 79 ; +; 26 ; 80 ; +; 27 ; 61 ; +; 28 ; 41 ; +; 29 ; 19 ; +; 30 ; 6 ; +; 31 ; 1 ; ++----------------------------------------------+-------------------------------+ -+----------------------------------------------------------------------------+ -; LAB Signals Sourced ; -+----------------------------------------------+-----------------------------+ -; Number of Signals Sourced (Average = 20.75) ; Number of LABs (Total = 8) ; -+----------------------------------------------+-----------------------------+ -; 0 ; 0 ; -; 1 ; 0 ; -; 2 ; 0 ; -; 3 ; 0 ; -; 4 ; 0 ; -; 5 ; 1 ; -; 6 ; 0 ; -; 7 ; 1 ; -; 8 ; 0 ; -; 9 ; 0 ; -; 10 ; 0 ; -; 11 ; 0 ; -; 12 ; 0 ; -; 13 ; 0 ; -; 14 ; 0 ; -; 15 ; 0 ; -; 16 ; 0 ; -; 17 ; 1 ; -; 18 ; 0 ; -; 19 ; 0 ; -; 20 ; 0 ; -; 21 ; 0 ; -; 22 ; 0 ; -; 23 ; 1 ; -; 24 ; 0 ; -; 25 ; 0 ; -; 26 ; 0 ; -; 27 ; 0 ; -; 28 ; 3 ; -; 29 ; 0 ; -; 30 ; 1 ; -+----------------------------------------------+-----------------------------+ ++---------------------------------------------------------------------------------+ +; LAB Signals Sourced Out ; ++-------------------------------------------------+-------------------------------+ +; Number of Signals Sourced Out (Average = 9.31) ; Number of LABs (Total = 854) ; ++-------------------------------------------------+-------------------------------+ +; 0 ; 0 ; +; 1 ; 61 ; +; 2 ; 42 ; +; 3 ; 38 ; +; 4 ; 27 ; +; 5 ; 42 ; +; 6 ; 18 ; +; 7 ; 17 ; +; 8 ; 87 ; +; 9 ; 51 ; +; 10 ; 43 ; +; 11 ; 55 ; +; 12 ; 88 ; +; 13 ; 133 ; +; 14 ; 115 ; +; 15 ; 30 ; +; 16 ; 7 ; ++-------------------------------------------------+-------------------------------+ -+-------------------------------------------------------------------------------+ -; LAB Signals Sourced Out ; -+-------------------------------------------------+-----------------------------+ -; Number of Signals Sourced Out (Average = 7.00) ; Number of LABs (Total = 8) ; -+-------------------------------------------------+-----------------------------+ -; 0 ; 0 ; -; 1 ; 1 ; -; 2 ; 1 ; -; 3 ; 1 ; -; 4 ; 0 ; -; 5 ; 1 ; -; 6 ; 0 ; -; 7 ; 1 ; -; 8 ; 1 ; -; 9 ; 1 ; -; 10 ; 0 ; -; 11 ; 0 ; -; 12 ; 0 ; -; 13 ; 0 ; -; 14 ; 0 ; -; 15 ; 0 ; -; 16 ; 0 ; -; 17 ; 0 ; -; 18 ; 0 ; -; 19 ; 0 ; -; 20 ; 0 ; -; 21 ; 1 ; -+-------------------------------------------------+-----------------------------+ - - -+---------------------------------------------------------------------------+ -; LAB Distinct Inputs ; -+---------------------------------------------+-----------------------------+ -; Number of Distinct Inputs (Average = 8.75) ; Number of LABs (Total = 8) ; -+---------------------------------------------+-----------------------------+ -; 0 ; 0 ; -; 1 ; 0 ; -; 2 ; 0 ; -; 3 ; 2 ; -; 4 ; 1 ; -; 5 ; 0 ; -; 6 ; 1 ; -; 7 ; 0 ; -; 8 ; 0 ; -; 9 ; 1 ; -; 10 ; 0 ; -; 11 ; 0 ; -; 12 ; 1 ; -; 13 ; 0 ; -; 14 ; 1 ; -; 15 ; 0 ; -; 16 ; 0 ; -; 17 ; 0 ; -; 18 ; 0 ; -; 19 ; 1 ; -+---------------------------------------------+-----------------------------+ ++------------------------------------------------------------------------------+ +; LAB Distinct Inputs ; ++----------------------------------------------+-------------------------------+ +; Number of Distinct Inputs (Average = 22.75) ; Number of LABs (Total = 854) ; ++----------------------------------------------+-------------------------------+ +; 0 ; 0 ; +; 1 ; 0 ; +; 2 ; 2 ; +; 3 ; 10 ; +; 4 ; 7 ; +; 5 ; 6 ; +; 6 ; 25 ; +; 7 ; 7 ; +; 8 ; 18 ; +; 9 ; 6 ; +; 10 ; 16 ; +; 11 ; 15 ; +; 12 ; 14 ; +; 13 ; 18 ; +; 14 ; 23 ; +; 15 ; 22 ; +; 16 ; 21 ; +; 17 ; 23 ; +; 18 ; 25 ; +; 19 ; 23 ; +; 20 ; 31 ; +; 21 ; 32 ; +; 22 ; 31 ; +; 23 ; 27 ; +; 24 ; 30 ; +; 25 ; 40 ; +; 26 ; 35 ; +; 27 ; 22 ; +; 28 ; 33 ; +; 29 ; 38 ; +; 30 ; 50 ; +; 31 ; 33 ; +; 32 ; 63 ; +; 33 ; 108 ; ++----------------------------------------------+-------------------------------+ +------------------------------------------+ @@ -1325,9 +11069,9 @@ Note: Fitter may spread logical memories into multiple blocks to improve timing. +--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+ ; Pin/Rules ; IO_000001 ; IO_000002 ; IO_000003 ; IO_000004 ; IO_000005 ; IO_000006 ; IO_000007 ; IO_000008 ; IO_000009 ; IO_000010 ; IO_000011 ; IO_000012 ; IO_000013 ; IO_000014 ; IO_000015 ; IO_000018 ; IO_000019 ; IO_000020 ; IO_000021 ; IO_000022 ; IO_000023 ; IO_000024 ; IO_000026 ; IO_000027 ; IO_000045 ; IO_000046 ; IO_000047 ; IO_000033 ; IO_000034 ; IO_000042 ; +--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+ -; Total Pass ; 23 ; 0 ; 23 ; 0 ; 0 ; 23 ; 23 ; 0 ; 23 ; 23 ; 0 ; 0 ; 0 ; 0 ; 20 ; 0 ; 0 ; 20 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 23 ; 0 ; 0 ; +; Total Pass ; 25 ; 0 ; 25 ; 0 ; 0 ; 25 ; 25 ; 0 ; 25 ; 25 ; 0 ; 0 ; 0 ; 0 ; 22 ; 0 ; 0 ; 22 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 25 ; 0 ; 0 ; ; Total Unchecked ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; -; Total Inapplicable ; 0 ; 23 ; 0 ; 23 ; 23 ; 0 ; 0 ; 23 ; 0 ; 0 ; 23 ; 23 ; 23 ; 23 ; 3 ; 23 ; 23 ; 3 ; 23 ; 23 ; 23 ; 23 ; 23 ; 23 ; 23 ; 23 ; 23 ; 0 ; 23 ; 23 ; +; Total Inapplicable ; 0 ; 25 ; 0 ; 25 ; 25 ; 0 ; 0 ; 25 ; 0 ; 0 ; 25 ; 25 ; 25 ; 25 ; 3 ; 25 ; 25 ; 3 ; 25 ; 25 ; 25 ; 25 ; 25 ; 25 ; 25 ; 25 ; 25 ; 0 ; 25 ; 25 ; ; Total Fail ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; FPGA_LED_1 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; ; FPGA_LED_2 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; @@ -1345,12 +11089,14 @@ Note: Fitter may spread logical memories into multiple blocks to improve timing. ; nWE ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; ; Address[0] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; ; Address[1] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; -; Address[2] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; -; Address[3] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; -; Address[4] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; ; Address[5] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; -; Address[6] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; Address[4] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; nBL[1] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; nBL[0] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; Address[3] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; Address[2] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; ; Address[7] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; Address[6] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; ; nOE ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+ @@ -1414,7 +11160,6 @@ Info (169124): Fitter converted 5 user pins into dedicated programming pins Info (169125): Pin ~ALTERA_DATA0~ is reserved at location 24 Info (169125): Pin ~ALTERA_nCEO~ is reserved at location 162 Warning (15714): Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details -Info (176045): Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements. Critical Warning (332012): Synopsys Design Constraints File file not found: 'MainController.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design. Info (332144): No user constrained generated clocks found in the design Info (332144): No user constrained base clocks found in the design @@ -1434,26 +11179,26 @@ Info (176235): Finished register packing Warning (15058): PLL "AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|pll1" is in normal or source synchronous mode with output clock "compensate_clock" set to clk[0] that is not fully compensated because it feeds an output pin -- only PLLs in zero delay buffer mode can fully compensate output pins Warning (15064): PLL "AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|pll1" output port clk[0] feeds output pin "FPGA_LED_2~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance Warning (15064): PLL "AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated|pll1" output port clk[1] feeds output pin "FPGA_LED_3~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance -Info (171121): Fitter preparation operations ending: elapsed time is 00:00:01 +Info (171121): Fitter preparation operations ending: elapsed time is 00:00:05 Info (170189): Fitter placement preparation operations beginning -Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:00 +Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:03 Info (170191): Fitter placement operations beginning Info (170137): Fitter placement was successful -Info (170192): Fitter placement operations ending: elapsed time is 00:00:00 +Info (170192): Fitter placement operations ending: elapsed time is 00:00:07 Info (170193): Fitter routing operations beginning -Info (170195): Router estimated average interconnect usage is 0% of the available device resources - Info (170196): Router estimated peak interconnect usage is 2% of the available device resources in the region that extends from location X32_Y23 to location X42_Y34 -Info (170194): Fitter routing operations ending: elapsed time is 00:00:00 +Info (170195): Router estimated average interconnect usage is 29% of the available device resources + Info (170196): Router estimated peak interconnect usage is 63% of the available device resources in the region that extends from location X21_Y11 to location X31_Y22 +Info (170194): Fitter routing operations ending: elapsed time is 00:00:12 Info (170199): The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time. Info (170201): Optimizations that may affect the design's routability were skipped Info (170200): Optimizations that may affect the design's timing were skipped -Info (11888): Total time spent on timing analysis during the Fitter is 0.20 seconds. +Info (11888): Total time spent on timing analysis during the Fitter is 3.25 seconds. Info (334003): Started post-fitting delay annotation Info (334004): Delay annotation completed successfully Info (334003): Started post-fitting delay annotation Info (334004): Delay annotation completed successfully -Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:01 -Warning (169177): 20 pins must meet Altera requirements for 3.3-, 3.0-, and 2.5-V interfaces. For more information, refer to AN 447: Interfacing Cyclone III Devices with 3.3/3.0/2.5-V LVTTL/LVCMOS I/O Systems. +Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:04 +Warning (169177): 22 pins must meet Altera requirements for 3.3-, 3.0-, and 2.5-V interfaces. For more information, refer to AN 447: Interfacing Cyclone III Devices with 3.3/3.0/2.5-V LVTTL/LVCMOS I/O Systems. Info (169178): Pin Data[7] uses I/O standard 3.3-V LVTTL at 221 Info (169178): Pin Data[6] uses I/O standard 3.3-V LVTTL at 223 Info (169178): Pin Data[5] uses I/O standard 3.3-V LVTTL at 224 @@ -1467,19 +11212,21 @@ Warning (169177): 20 pins must meet Altera requirements for 3.3-, 3.0-, and 2.5- Info (169178): Pin nWE uses I/O standard 3.3-V LVTTL at 218 Info (169178): Pin Address[0] uses I/O standard 3.3-V LVTTL at 196 Info (169178): Pin Address[1] uses I/O standard 3.3-V LVTTL at 231 - Info (169178): Pin Address[2] uses I/O standard 3.3-V LVTTL at 234 - Info (169178): Pin Address[3] uses I/O standard 3.3-V LVTTL at 233 - Info (169178): Pin Address[4] uses I/O standard 3.3-V LVTTL at 232 Info (169178): Pin Address[5] uses I/O standard 3.3-V LVTTL at 235 - Info (169178): Pin Address[6] uses I/O standard 3.3-V LVTTL at 230 + Info (169178): Pin Address[4] uses I/O standard 3.3-V LVTTL at 232 + Info (169178): Pin nBL[1] uses I/O standard 2.5 V at 197 + Info (169178): Pin nBL[0] uses I/O standard 2.5 V at 200 + Info (169178): Pin Address[3] uses I/O standard 3.3-V LVTTL at 233 + Info (169178): Pin Address[2] uses I/O standard 3.3-V LVTTL at 234 Info (169178): Pin Address[7] uses I/O standard 3.3-V LVTTL at 195 + Info (169178): Pin Address[6] uses I/O standard 3.3-V LVTTL at 230 Info (169178): Pin nOE uses I/O standard 3.3-V LVTTL at 217 Info (144001): Generated suppressed messages file D:/GITEA/altera/MainController/output_files/MainController.fit.smsg Info: Quartus II 64-Bit Fitter was successful. 0 errors, 6 warnings - Info: Peak virtual memory: 5391 megabytes - Info: Processing ended: Tue Mar 12 17:46:50 2024 - Info: Elapsed time: 00:00:05 - Info: Total CPU time (on all processors): 00:00:05 + Info: Peak virtual memory: 5541 megabytes + Info: Processing ended: Thu Mar 14 11:15:34 2024 + Info: Elapsed time: 00:00:39 + Info: Total CPU time (on all processors): 00:00:55 +----------------------------+ diff --git a/MainController/output_files/MainController.fit.summary b/MainController/output_files/MainController.fit.summary index a9944fe..1afb9d2 100644 --- a/MainController/output_files/MainController.fit.summary +++ b/MainController/output_files/MainController.fit.summary @@ -1,16 +1,16 @@ -Fitter Status : Successful - Tue Mar 12 17:46:50 2024 +Fitter Status : Successful - Thu Mar 14 11:15:33 2024 Quartus II 64-Bit Version : 13.1.0 Build 162 10/23/2013 SJ Full Version Revision Name : MainController Top-level Entity Name : MainController Family : Cyclone III Device : EP3C25Q240C8 Timing Models : Final -Total logic elements : 95 / 24,624 ( < 1 % ) - Total combinational functions : 67 / 24,624 ( < 1 % ) - Dedicated logic registers : 80 / 24,624 ( < 1 % ) -Total registers : 80 -Total pins : 23 / 149 ( 15 % ) +Total logic elements : 10,706 / 24,624 ( 43 % ) + Total combinational functions : 6,603 / 24,624 ( 27 % ) + Dedicated logic registers : 8,249 / 24,624 ( 33 % ) +Total registers : 8249 +Total pins : 25 / 149 ( 17 % ) Total virtual pins : 0 -Total memory bits : 2,048 / 608,256 ( < 1 % ) +Total memory bits : 0 / 608,256 ( 0 % ) Embedded Multiplier 9-bit elements : 0 / 132 ( 0 % ) Total PLLs : 1 / 4 ( 25 % ) diff --git a/MainController/output_files/MainController.flow.rpt b/MainController/output_files/MainController.flow.rpt index b51a9ef..53b042c 100644 --- a/MainController/output_files/MainController.flow.rpt +++ b/MainController/output_files/MainController.flow.rpt @@ -1,5 +1,5 @@ Flow report for MainController -Tue Mar 12 17:46:57 2024 +Thu Mar 14 11:15:55 2024 Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Full Version @@ -40,20 +40,20 @@ applicable agreement for further details. +----------------------------------------------------------------------------------+ ; Flow Summary ; +------------------------------------+---------------------------------------------+ -; Flow Status ; Successful - Tue Mar 12 17:46:57 2024 ; +; Flow Status ; Successful - Thu Mar 14 11:15:55 2024 ; ; Quartus II 64-Bit Version ; 13.1.0 Build 162 10/23/2013 SJ Full Version ; ; Revision Name ; MainController ; ; Top-level Entity Name ; MainController ; ; Family ; Cyclone III ; ; Device ; EP3C25Q240C8 ; ; Timing Models ; Final ; -; Total logic elements ; 95 / 24,624 ( < 1 % ) ; -; Total combinational functions ; 67 / 24,624 ( < 1 % ) ; -; Dedicated logic registers ; 80 / 24,624 ( < 1 % ) ; -; Total registers ; 80 ; -; Total pins ; 23 / 149 ( 15 % ) ; +; Total logic elements ; 10,706 / 24,624 ( 43 % ) ; +; Total combinational functions ; 6,603 / 24,624 ( 27 % ) ; +; Dedicated logic registers ; 8,249 / 24,624 ( 33 % ) ; +; Total registers ; 8249 ; +; Total pins ; 25 / 149 ( 17 % ) ; ; Total virtual pins ; 0 ; -; Total memory bits ; 2,048 / 608,256 ( < 1 % ) ; +; Total memory bits ; 0 / 608,256 ( 0 % ) ; ; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ; ; Total PLLs ; 1 / 4 ( 25 % ) ; +------------------------------------+---------------------------------------------+ @@ -64,7 +64,7 @@ applicable agreement for further details. +-------------------+---------------------+ ; Option ; Setting ; +-------------------+---------------------+ -; Start date & time ; 03/12/2024 17:46:43 ; +; Start date & time ; 03/14/2024 11:14:32 ; ; Main task ; Compilation ; ; Revision Name ; MainController ; +-------------------+---------------------+ @@ -75,7 +75,7 @@ applicable agreement for further details. +-------------------------------------+--------------------------------+---------------+-------------+----------------+ ; Assignment Name ; Value ; Default Value ; Entity Name ; Section Id ; +-------------------------------------+--------------------------------+---------------+-------------+----------------+ -; COMPILER_SIGNATURE_ID ; 30902508249626.171025480308064 ; -- ; -- ; -- ; +; COMPILER_SIGNATURE_ID ; 30902508249626.171040407115236 ; -- ; -- ; -- ; ; EDA_OUTPUT_DATA_FORMAT ; Vhdl ; -- ; -- ; eda_simulation ; ; EDA_SIMULATION_TOOL ; ModelSim-Altera (VHDL) ; ; -- ; -- ; ; IP_TOOL_NAME ; ALTPLL ; -- ; -- ; -- ; @@ -97,12 +97,12 @@ applicable agreement for further details. +---------------------------+--------------+-------------------------+---------------------+------------------------------------+ ; Module Name ; Elapsed Time ; Average Processors Used ; Peak Virtual Memory ; Total CPU Time (on all processors) ; +---------------------------+--------------+-------------------------+---------------------+------------------------------------+ -; Analysis & Synthesis ; 00:00:02 ; 1.0 ; 4712 MB ; 00:00:02 ; -; Fitter ; 00:00:05 ; 1.0 ; 5391 MB ; 00:00:05 ; -; Assembler ; 00:00:01 ; 1.0 ; 4585 MB ; 00:00:01 ; -; TimeQuest Timing Analyzer ; 00:00:02 ; 1.0 ; 4700 MB ; 00:00:01 ; -; EDA Netlist Writer ; 00:00:01 ; 1.0 ; 4565 MB ; 00:00:01 ; -; Total ; 00:00:11 ; -- ; -- ; 00:00:10 ; +; Analysis & Synthesis ; 00:00:21 ; 1.0 ; 4793 MB ; 00:00:21 ; +; Fitter ; 00:00:38 ; 2.2 ; 5541 MB ; 00:00:53 ; +; Assembler ; 00:00:02 ; 1.0 ; 4629 MB ; 00:00:02 ; +; TimeQuest Timing Analyzer ; 00:00:05 ; 1.8 ; 4845 MB ; 00:00:08 ; +; EDA Netlist Writer ; 00:00:09 ; 1.0 ; 4655 MB ; 00:00:09 ; +; Total ; 00:01:15 ; -- ; -- ; 00:01:33 ; +---------------------------+--------------+-------------------------+---------------------+------------------------------------+ diff --git a/MainController/output_files/MainController.jdi b/MainController/output_files/MainController.jdi index f7b89df..bde8d11 100644 --- a/MainController/output_files/MainController.jdi +++ b/MainController/output_files/MainController.jdi @@ -1,6 +1,6 @@ - + diff --git a/MainController/output_files/MainController.map.rpt b/MainController/output_files/MainController.map.rpt index 790be23..950a930 100644 --- a/MainController/output_files/MainController.map.rpt +++ b/MainController/output_files/MainController.map.rpt @@ -1,5 +1,5 @@ Analysis & Synthesis report for MainController -Tue Mar 12 17:46:44 2024 +Thu Mar 14 11:14:54 2024 Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Full Version @@ -13,26 +13,18 @@ Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Full Version 5. Analysis & Synthesis Source Files Read 6. Analysis & Synthesis Resource Usage Summary 7. Analysis & Synthesis Resource Utilization by Entity - 8. Analysis & Synthesis RAM Summary - 9. Analysis & Synthesis IP Cores Summary - 10. State Machine - |MainController|RAM:inst3|stateMM1 - 11. State Machine - |MainController|RAM:inst3|stateMM0 - 12. Registers Removed During Synthesis - 13. Removed Registers Triggering Further Register Optimizations - 14. General Register Statistics - 15. Inverted Register Statistics - 16. Registers Added for RAM Pass-Through Logic - 17. Registers Packed Into Inferred Megafunctions - 18. Multiplexer Restructuring Statistics (Restructuring Performed) - 19. Source assignments for RAM:inst3|altsyncram:memory_rtl_1|altsyncram_lkc1:auto_generated - 20. Source assignments for RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated - 21. Parameter Settings for User Entity Instance: AlteraPLL:inst|altpll:altpll_component - 22. Parameter Settings for Inferred Entity Instance: RAM:inst3|altsyncram:memory_rtl_1 - 23. Parameter Settings for Inferred Entity Instance: RAM:inst3|altsyncram:memory_rtl_0 - 24. altpll Parameter Settings by Entity Instance - 25. altsyncram Parameter Settings by Entity Instance - 26. Elapsed Time Per Partition - 27. Analysis & Synthesis Messages + 8. Analysis & Synthesis IP Cores Summary + 9. State Machine - |MainController|RAM:inst1|stateMM1 + 10. State Machine - |MainController|RAM:inst1|stateMM0 + 11. Registers Removed During Synthesis + 12. Removed Registers Triggering Further Register Optimizations + 13. General Register Statistics + 14. Inverted Register Statistics + 15. Multiplexer Restructuring Statistics (Restructuring Performed) + 16. Parameter Settings for User Entity Instance: AlteraPLL:inst|altpll:altpll_component + 17. altpll Parameter Settings by Entity Instance + 18. Elapsed Time Per Partition + 19. Analysis & Synthesis Messages @@ -58,18 +50,18 @@ applicable agreement for further details. +----------------------------------------------------------------------------------+ ; Analysis & Synthesis Summary ; +------------------------------------+---------------------------------------------+ -; Analysis & Synthesis Status ; Successful - Tue Mar 12 17:46:44 2024 ; +; Analysis & Synthesis Status ; Successful - Thu Mar 14 11:14:54 2024 ; ; Quartus II 64-Bit Version ; 13.1.0 Build 162 10/23/2013 SJ Full Version ; ; Revision Name ; MainController ; ; Top-level Entity Name ; MainController ; ; Family ; Cyclone III ; -; Total logic elements ; 102 ; -; Total combinational functions ; 67 ; -; Dedicated logic registers ; 80 ; -; Total registers ; 80 ; -; Total pins ; 23 ; +; Total logic elements ; 14,815 ; +; Total combinational functions ; 6,603 ; +; Dedicated logic registers ; 8,249 ; +; Total registers ; 8249 ; +; Total pins ; 25 ; ; Total virtual pins ; 0 ; -; Total memory bits ; 2,048 ; +; Total memory bits ; 0 ; ; Embedded Multiplier 9-bit elements ; 0 ; ; Total PLLs ; 1 ; +------------------------------------+---------------------------------------------+ @@ -171,40 +163,31 @@ applicable agreement for further details. ; Maximum allowed ; 4 ; ; ; ; ; Average used ; 1.00 ; -; Maximum used ; 1 ; +; Maximum used ; 4 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; -; Processors 2-8 ; 0.0% ; +; Processors 2-4 ; < 0.1% ; +; Processors 5-8 ; 0.0% ; +----------------------------+-------------+ -+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ -; Analysis & Synthesis Source Files Read ; -+----------------------------------+-----------------+------------------------------------+-------------------------------------------------------------------------+---------+ -; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ; Library ; -+----------------------------------+-----------------+------------------------------------+-------------------------------------------------------------------------+---------+ -; MainController.bdf ; yes ; User Block Diagram/Schematic File ; D:/GITEA/altera/MainController/MainController.bdf ; ; -; AlteraPLL.vhd ; yes ; User Wizard-Generated File ; D:/GITEA/altera/MainController/AlteraPLL.vhd ; ; -; RAM.vhd ; yes ; User VHDL File ; D:/GITEA/altera/MainController/RAM.vhd ; ; -; LedBlink.vhd ; yes ; User VHDL File ; D:/GITEA/altera/MainController/LedBlink.vhd ; ; -; altpll.tdf ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/altpll.tdf ; ; -; aglobal131.inc ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/aglobal131.inc ; ; -; stratix_pll.inc ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/stratix_pll.inc ; ; -; stratixii_pll.inc ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/stratixii_pll.inc ; ; -; cycloneii_pll.inc ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/cycloneii_pll.inc ; ; -; db/alterapll_altpll.v ; yes ; Auto-Generated Megafunction ; D:/GITEA/altera/MainController/db/alterapll_altpll.v ; ; -; altsyncram.tdf ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/altsyncram.tdf ; ; -; stratix_ram_block.inc ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/stratix_ram_block.inc ; ; -; lpm_mux.inc ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/lpm_mux.inc ; ; -; lpm_decode.inc ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/lpm_decode.inc ; ; -; a_rdenreg.inc ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/a_rdenreg.inc ; ; -; altrom.inc ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/altrom.inc ; ; -; altram.inc ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/altram.inc ; ; -; altdpram.inc ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/altdpram.inc ; ; -; db/altsyncram_lkc1.tdf ; yes ; Auto-Generated Megafunction ; D:/GITEA/altera/MainController/db/altsyncram_lkc1.tdf ; ; -; db/altsyncram_8bi1.tdf ; yes ; Auto-Generated Megafunction ; D:/GITEA/altera/MainController/db/altsyncram_8bi1.tdf ; ; -+----------------------------------+-----------------+------------------------------------+-------------------------------------------------------------------------+---------+ ++-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Analysis & Synthesis Source Files Read ; ++----------------------------------+-----------------+------------------------------------+---------------------------------------------------------------------+---------+ +; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ; Library ; ++----------------------------------+-----------------+------------------------------------+---------------------------------------------------------------------+---------+ +; MainController.bdf ; yes ; User Block Diagram/Schematic File ; D:/GITEA/altera/MainController/MainController.bdf ; ; +; AlteraPLL.vhd ; yes ; User Wizard-Generated File ; D:/GITEA/altera/MainController/AlteraPLL.vhd ; ; +; RAM.vhd ; yes ; User VHDL File ; D:/GITEA/altera/MainController/RAM.vhd ; ; +; LedBlink.vhd ; yes ; User VHDL File ; D:/GITEA/altera/MainController/LedBlink.vhd ; ; +; altpll.tdf ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/altpll.tdf ; ; +; aglobal131.inc ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/aglobal131.inc ; ; +; stratix_pll.inc ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/stratix_pll.inc ; ; +; stratixii_pll.inc ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/stratixii_pll.inc ; ; +; cycloneii_pll.inc ; yes ; Megafunction ; d:/intelfpga/13.1/quartus/libraries/megafunctions/cycloneii_pll.inc ; ; +; db/alterapll_altpll.v ; yes ; Auto-Generated Megafunction ; D:/GITEA/altera/MainController/db/alterapll_altpll.v ; ; ++----------------------------------+-----------------+------------------------------------+---------------------------------------------------------------------+---------+ +--------------------------------------------------------------+ @@ -212,32 +195,31 @@ applicable agreement for further details. +---------------------------------------------+----------------+ ; Resource ; Usage ; +---------------------------------------------+----------------+ -; Estimated Total logic elements ; 102 ; +; Estimated Total logic elements ; 14,815 ; ; ; ; -; Total combinational functions ; 67 ; +; Total combinational functions ; 6603 ; ; Logic element usage by number of LUT inputs ; ; -; -- 4 input functions ; 20 ; -; -- 3 input functions ; 20 ; -; -- <=2 input functions ; 27 ; +; -- 4 input functions ; 5550 ; +; -- 3 input functions ; 260 ; +; -- <=2 input functions ; 793 ; ; ; ; ; Logic elements by mode ; ; -; -- normal mode ; 44 ; +; -- normal mode ; 6580 ; ; -- arithmetic mode ; 23 ; ; ; ; -; Total registers ; 80 ; -; -- Dedicated logic registers ; 80 ; +; Total registers ; 8249 ; +; -- Dedicated logic registers ; 8249 ; ; -- I/O registers ; 0 ; ; ; ; -; I/O pins ; 23 ; -; Total memory bits ; 2048 ; +; I/O pins ; 25 ; ; Embedded Multiplier 9-bit elements ; 0 ; ; Total PLLs ; 1 ; ; -- PLLs ; 1 ; ; ; ; ; Maximum fan-out node ; FPGA_CLK~input ; -; Maximum fan-out ; 89 ; -; Total fan-out ; 622 ; -; Average fan-out ; 2.96 ; +; Maximum fan-out ; 8250 ; +; Total fan-out ; 49361 ; +; Average fan-out ; 3.31 ; +---------------------------------------------+----------------+ @@ -246,27 +228,16 @@ applicable agreement for further details. +--------------------------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+----------------------------------------------------------------------------------------+--------------+ ; Compilation Hierarchy Node ; LC Combinationals ; LC Registers ; Memory Bits ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; Full Hierarchy Name ; Library Name ; +--------------------------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+----------------------------------------------------------------------------------------+--------------+ -; |MainController ; 67 (0) ; 80 (0) ; 2048 ; 0 ; 0 ; 0 ; 23 ; 0 ; |MainController ; work ; +; |MainController ; 6603 (0) ; 8249 (0) ; 0 ; 0 ; 0 ; 0 ; 25 ; 0 ; |MainController ; work ; ; |AlteraPLL:inst| ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |MainController|AlteraPLL:inst ; work ; ; |altpll:altpll_component| ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |MainController|AlteraPLL:inst|altpll:altpll_component ; work ; ; |AlteraPLL_altpll:auto_generated| ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |MainController|AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated ; work ; -; |LedBlink:inst2| ; 36 (36) ; 25 (25) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |MainController|LedBlink:inst2 ; work ; -; |RAM:inst3| ; 31 (31) ; 55 (55) ; 2048 ; 0 ; 0 ; 0 ; 0 ; 0 ; |MainController|RAM:inst3 ; work ; -; |altsyncram:memory_rtl_0| ; 0 (0) ; 0 (0) ; 2048 ; 0 ; 0 ; 0 ; 0 ; 0 ; |MainController|RAM:inst3|altsyncram:memory_rtl_0 ; work ; -; |altsyncram_8bi1:auto_generated| ; 0 (0) ; 0 (0) ; 2048 ; 0 ; 0 ; 0 ; 0 ; 0 ; |MainController|RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated ; work ; +; |LedBlink:inst2| ; 33 (33) ; 25 (25) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |MainController|LedBlink:inst2 ; work ; +; |RAM:inst1| ; 6570 (6570) ; 8224 (8224) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |MainController|RAM:inst1 ; work ; +--------------------------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+----------------------------------------------------------------------------------------+--------------+ Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy. -+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ -; Analysis & Synthesis RAM Summary ; -+-----------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+------+------+ -; Name ; Type ; Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Size ; MIF ; -+-----------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+------+------+ -; RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; 256 ; 8 ; 256 ; 8 ; 2048 ; None ; -+-----------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+------+------+ - - +-----------------------------------------------------------------------------------------------------------------------------------------------+ ; Analysis & Synthesis IP Cores Summary ; +--------+--------------+---------+--------------+--------------+--------------------------------+----------------------------------------------+ @@ -278,7 +249,7 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi Encoding Type: One-Hot +---------------------------------------------------------------------------+ -; State Machine - |MainController|RAM:inst3|stateMM1 ; +; State Machine - |MainController|RAM:inst1|stateMM1 ; +------------------+------------------+------------------+------------------+ ; Name ; stateMM1.Reading ; stateMM1.Writing ; stateMM1.Waiting ; +------------------+------------------+------------------+------------------+ @@ -290,7 +261,7 @@ Encoding Type: One-Hot Encoding Type: One-Hot +---------------------------------------------------------------------------+ -; State Machine - |MainController|RAM:inst3|stateMM0 ; +; State Machine - |MainController|RAM:inst1|stateMM0 ; +------------------+------------------+------------------+------------------+ ; Name ; stateMM0.Reading ; stateMM0.Writing ; stateMM0.Waiting ; +------------------+------------------+------------------+------------------+ @@ -305,37 +276,110 @@ Encoding Type: One-Hot +----------------------------------------+----------------------------------------+ ; Register name ; Reason for Removal ; +----------------------------------------+----------------------------------------+ -; RAM:inst3|oe1Prev ; Lost fanout ; -; RAM:inst3|ce1Prev ; Stuck at GND due to stuck port data_in ; -; RAM:inst3|we1Prev ; Stuck at GND due to stuck port data_in ; -; RAM:inst3|\process_1:addr[0..7] ; Stuck at GND due to stuck port data_in ; -; RAM:inst3|data1[0]~en ; Lost fanout ; -; RAM:inst3|data1[1]~en ; Lost fanout ; -; RAM:inst3|data1[2]~en ; Lost fanout ; -; RAM:inst3|data1[3]~en ; Lost fanout ; -; RAM:inst3|data1[4]~en ; Lost fanout ; -; RAM:inst3|data1[5]~en ; Lost fanout ; -; RAM:inst3|data1[6]~en ; Lost fanout ; -; RAM:inst3|data1[7]~en ; Lost fanout ; -; RAM:inst3|stateMM1.Reading ; Lost fanout ; -; RAM:inst3|stateMM1.Writing ; Stuck at GND due to stuck port data_in ; -; RAM:inst3|stateMM1.Waiting ; Lost fanout ; -; Total Number of Removed Registers = 22 ; ; +; RAM:inst1|oe1Prev ; Lost fanout ; +; RAM:inst1|ce1Prev ; Stuck at GND due to stuck port data_in ; +; RAM:inst1|we1Prev ; Stuck at GND due to stuck port data_in ; +; RAM:inst1|data1[31]~reg0 ; Lost fanout ; +; RAM:inst1|data1[31]~en ; Lost fanout ; +; RAM:inst1|data1[30]~reg0 ; Lost fanout ; +; RAM:inst1|data1[30]~en ; Lost fanout ; +; RAM:inst1|data1[29]~reg0 ; Lost fanout ; +; RAM:inst1|data1[29]~en ; Lost fanout ; +; RAM:inst1|data1[28]~reg0 ; Lost fanout ; +; RAM:inst1|data1[28]~en ; Lost fanout ; +; RAM:inst1|data1[27]~reg0 ; Lost fanout ; +; RAM:inst1|data1[27]~en ; Lost fanout ; +; RAM:inst1|data1[26]~reg0 ; Lost fanout ; +; RAM:inst1|data1[26]~en ; Lost fanout ; +; RAM:inst1|data1[25]~reg0 ; Lost fanout ; +; RAM:inst1|data1[25]~en ; Lost fanout ; +; RAM:inst1|data1[24]~reg0 ; Lost fanout ; +; RAM:inst1|data1[24]~en ; Lost fanout ; +; RAM:inst1|data1[23]~reg0 ; Lost fanout ; +; RAM:inst1|data1[23]~en ; Lost fanout ; +; RAM:inst1|data1[22]~reg0 ; Lost fanout ; +; RAM:inst1|data1[22]~en ; Lost fanout ; +; RAM:inst1|data1[21]~reg0 ; Lost fanout ; +; RAM:inst1|data1[21]~en ; Lost fanout ; +; RAM:inst1|data1[20]~reg0 ; Lost fanout ; +; RAM:inst1|data1[20]~en ; Lost fanout ; +; RAM:inst1|data1[19]~reg0 ; Lost fanout ; +; RAM:inst1|data1[19]~en ; Lost fanout ; +; RAM:inst1|data1[18]~reg0 ; Lost fanout ; +; RAM:inst1|data1[18]~en ; Lost fanout ; +; RAM:inst1|data1[17]~reg0 ; Lost fanout ; +; RAM:inst1|data1[17]~en ; Lost fanout ; +; RAM:inst1|data1[16]~reg0 ; Lost fanout ; +; RAM:inst1|data1[16]~en ; Lost fanout ; +; RAM:inst1|data1[15]~reg0 ; Lost fanout ; +; RAM:inst1|data1[15]~en ; Lost fanout ; +; RAM:inst1|data1[14]~reg0 ; Lost fanout ; +; RAM:inst1|data1[14]~en ; Lost fanout ; +; RAM:inst1|data1[13]~reg0 ; Lost fanout ; +; RAM:inst1|data1[13]~en ; Lost fanout ; +; RAM:inst1|data1[12]~reg0 ; Lost fanout ; +; RAM:inst1|data1[12]~en ; Lost fanout ; +; RAM:inst1|data1[11]~reg0 ; Lost fanout ; +; RAM:inst1|data1[11]~en ; Lost fanout ; +; RAM:inst1|data1[10]~reg0 ; Lost fanout ; +; RAM:inst1|data1[10]~en ; Lost fanout ; +; RAM:inst1|data1[9]~reg0 ; Lost fanout ; +; RAM:inst1|data1[9]~en ; Lost fanout ; +; RAM:inst1|data1[8]~reg0 ; Lost fanout ; +; RAM:inst1|data1[8]~en ; Lost fanout ; +; RAM:inst1|data1[7]~reg0 ; Lost fanout ; +; RAM:inst1|data1[7]~en ; Lost fanout ; +; RAM:inst1|data1[6]~reg0 ; Lost fanout ; +; RAM:inst1|data1[6]~en ; Lost fanout ; +; RAM:inst1|data1[5]~reg0 ; Lost fanout ; +; RAM:inst1|data1[5]~en ; Lost fanout ; +; RAM:inst1|data1[4]~reg0 ; Lost fanout ; +; RAM:inst1|data1[4]~en ; Lost fanout ; +; RAM:inst1|data1[3]~reg0 ; Lost fanout ; +; RAM:inst1|data1[3]~en ; Lost fanout ; +; RAM:inst1|data1[2]~reg0 ; Lost fanout ; +; RAM:inst1|data1[2]~en ; Lost fanout ; +; RAM:inst1|data1[1]~reg0 ; Lost fanout ; +; RAM:inst1|data1[1]~en ; Lost fanout ; +; RAM:inst1|data1[0]~reg0 ; Lost fanout ; +; RAM:inst1|data1[0]~en ; Lost fanout ; +; RAM:inst1|addr1[0..7] ; Lost fanout ; +; RAM:inst1|stateMM1.Waiting ; Lost fanout ; +; RAM:inst1|stateMM1.Writing ; Lost fanout ; +; RAM:inst1|stateMM1.Reading ; Lost fanout ; +; Total Number of Removed Registers = 78 ; ; +----------------------------------------+----------------------------------------+ -+----------------------------------------------------------------------------------------------------------------------+ -; Removed Registers Triggering Further Register Optimizations ; -+----------------------------+---------------------------+-------------------------------------------------------------+ -; Register name ; Reason for Removal ; Registers Removed due to This Register ; -+----------------------------+---------------------------+-------------------------------------------------------------+ -; RAM:inst3|ce1Prev ; Stuck at GND ; RAM:inst3|\process_1:addr[0], RAM:inst3|\process_1:addr[1], ; -; ; due to stuck port data_in ; RAM:inst3|\process_1:addr[2], RAM:inst3|\process_1:addr[3], ; -; ; ; RAM:inst3|\process_1:addr[4], RAM:inst3|\process_1:addr[5], ; -; ; ; RAM:inst3|\process_1:addr[6], RAM:inst3|\process_1:addr[7] ; -; RAM:inst3|stateMM1.Writing ; Stuck at GND ; RAM:inst3|stateMM1.Waiting ; -; ; due to stuck port data_in ; ; -+----------------------------+---------------------------+-------------------------------------------------------------+ ++------------------------------------------------------------------------------------------------------------------------------------+ +; Removed Registers Triggering Further Register Optimizations ; ++-------------------+---------------------------+------------------------------------------------------------------------------------+ +; Register name ; Reason for Removal ; Registers Removed due to This Register ; ++-------------------+---------------------------+------------------------------------------------------------------------------------+ +; RAM:inst1|we1Prev ; Stuck at GND ; RAM:inst1|data1[31]~reg0, RAM:inst1|data1[31]~en, RAM:inst1|data1[30]~reg0, ; +; ; due to stuck port data_in ; RAM:inst1|data1[30]~en, RAM:inst1|data1[29]~reg0, RAM:inst1|data1[29]~en, ; +; ; ; RAM:inst1|data1[28]~reg0, RAM:inst1|data1[28]~en, RAM:inst1|data1[27]~reg0, ; +; ; ; RAM:inst1|data1[27]~en, RAM:inst1|data1[26]~reg0, RAM:inst1|data1[26]~en, ; +; ; ; RAM:inst1|data1[25]~reg0, RAM:inst1|data1[25]~en, RAM:inst1|data1[24]~reg0, ; +; ; ; RAM:inst1|data1[24]~en, RAM:inst1|data1[23]~reg0, RAM:inst1|data1[23]~en, ; +; ; ; RAM:inst1|data1[22]~reg0, RAM:inst1|data1[22]~en, RAM:inst1|data1[21]~reg0, ; +; ; ; RAM:inst1|data1[21]~en, RAM:inst1|data1[20]~reg0, RAM:inst1|data1[20]~en, ; +; ; ; RAM:inst1|data1[19]~reg0, RAM:inst1|data1[19]~en, RAM:inst1|data1[18]~reg0, ; +; ; ; RAM:inst1|data1[18]~en, RAM:inst1|data1[17]~reg0, RAM:inst1|data1[17]~en, ; +; ; ; RAM:inst1|data1[16]~reg0, RAM:inst1|data1[16]~en, RAM:inst1|data1[15]~reg0, ; +; ; ; RAM:inst1|data1[15]~en, RAM:inst1|data1[14]~reg0, RAM:inst1|data1[14]~en, ; +; ; ; RAM:inst1|data1[13]~reg0, RAM:inst1|data1[13]~en, RAM:inst1|data1[12]~reg0, ; +; ; ; RAM:inst1|data1[12]~en, RAM:inst1|data1[11]~reg0, RAM:inst1|data1[11]~en, ; +; ; ; RAM:inst1|data1[10]~reg0, RAM:inst1|data1[10]~en, RAM:inst1|data1[9]~reg0, ; +; ; ; RAM:inst1|data1[9]~en, RAM:inst1|data1[8]~reg0, RAM:inst1|data1[8]~en, ; +; ; ; RAM:inst1|data1[7]~reg0, RAM:inst1|data1[7]~en, RAM:inst1|data1[6]~reg0, ; +; ; ; RAM:inst1|data1[6]~en, RAM:inst1|data1[5]~reg0, RAM:inst1|data1[5]~en, ; +; ; ; RAM:inst1|data1[4]~reg0, RAM:inst1|data1[4]~en, RAM:inst1|data1[3]~reg0, ; +; ; ; RAM:inst1|data1[3]~en, RAM:inst1|data1[2]~reg0, RAM:inst1|data1[2]~en, ; +; ; ; RAM:inst1|data1[1]~reg0, RAM:inst1|data1[1]~en, RAM:inst1|data1[0]~reg0, ; +; ; ; RAM:inst1|data1[0]~en, RAM:inst1|addr1[4], RAM:inst1|addr1[5], RAM:inst1|addr1[6], ; +; ; ; RAM:inst1|addr1[7] ; ++-------------------+---------------------------+------------------------------------------------------------------------------------+ +------------------------------------------------------+ @@ -343,12 +387,12 @@ Encoding Type: One-Hot +----------------------------------------------+-------+ ; Statistic ; Value ; +----------------------------------------------+-------+ -; Total registers ; 80 ; +; Total registers ; 8249 ; ; Number of registers using Synchronous Clear ; 24 ; ; Number of registers using Synchronous Load ; 0 ; ; Number of registers using Asynchronous Clear ; 0 ; ; Number of registers using Asynchronous Load ; 0 ; -; Number of registers using Clock Enable ; 34 ; +; Number of registers using Clock Enable ; 8220 ; ; Number of registers using Preset ; 0 ; +----------------------------------------------+-------+ @@ -363,81 +407,15 @@ Encoding Type: One-Hot +----------------------------------------+---------+ -+------------------------------------------------------------+ -; Registers Added for RAM Pass-Through Logic ; -+-----------------------------------+------------------------+ -; Register Name ; RAM Name ; -+-----------------------------------+------------------------+ -; RAM:inst3|memory_rtl_0_bypass[0] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[1] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[2] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[3] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[4] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[5] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[7] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[8] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[9] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[10] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[11] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[12] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[13] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[14] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[15] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[16] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[17] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[18] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[19] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[20] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[21] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[22] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[23] ; RAM:inst3|memory_rtl_0 ; -; RAM:inst3|memory_rtl_0_bypass[24] ; RAM:inst3|memory_rtl_0 ; -+-----------------------------------+------------------------+ - - -+---------------------------------------------------------+ -; Registers Packed Into Inferred Megafunctions ; -+-------------------------+------------------------+------+ -; Register Name ; Megafunction ; Type ; -+-------------------------+------------------------+------+ -; RAM:inst3|data1[0]~reg0 ; RAM:inst3|memory_rtl_1 ; RAM ; -; RAM:inst3|data1[1]~reg0 ; RAM:inst3|memory_rtl_1 ; RAM ; -; RAM:inst3|data1[2]~reg0 ; RAM:inst3|memory_rtl_1 ; RAM ; -; RAM:inst3|data1[3]~reg0 ; RAM:inst3|memory_rtl_1 ; RAM ; -; RAM:inst3|data1[4]~reg0 ; RAM:inst3|memory_rtl_1 ; RAM ; -; RAM:inst3|data1[5]~reg0 ; RAM:inst3|memory_rtl_1 ; RAM ; -; RAM:inst3|data1[6]~reg0 ; RAM:inst3|memory_rtl_1 ; RAM ; -; RAM:inst3|data1[7]~reg0 ; RAM:inst3|memory_rtl_1 ; RAM ; -+-------------------------+------------------------+------+ - - -+----------------------------------------------------------------------------------------------------------------------------------------------------+ -; Multiplexer Restructuring Statistics (Restructuring Performed) ; -+--------------------+-----------+---------------+----------------------+------------------------+------------+--------------------------------------+ -; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ; -+--------------------+-----------+---------------+----------------------+------------------------+------------+--------------------------------------+ -; 3:1 ; 2 bits ; 4 LEs ; 2 LEs ; 2 LEs ; No ; |MainController|RAM:inst3|Selector32 ; -; 6:1 ; 2 bits ; 8 LEs ; 4 LEs ; 4 LEs ; No ; |MainController|RAM:inst3|Selector3 ; -+--------------------+-----------+---------------+----------------------+------------------------+------------+--------------------------------------+ - - -+-----------------------------------------------------------------------------------------+ -; Source assignments for RAM:inst3|altsyncram:memory_rtl_1|altsyncram_lkc1:auto_generated ; -+---------------------------------+--------------------+------+---------------------------+ -; Assignment ; Value ; From ; To ; -+---------------------------------+--------------------+------+---------------------------+ -; OPTIMIZE_POWER_DURING_SYNTHESIS ; NORMAL_COMPILATION ; - ; - ; -+---------------------------------+--------------------+------+---------------------------+ - - -+-----------------------------------------------------------------------------------------+ -; Source assignments for RAM:inst3|altsyncram:memory_rtl_0|altsyncram_8bi1:auto_generated ; -+---------------------------------+--------------------+------+---------------------------+ -; Assignment ; Value ; From ; To ; -+---------------------------------+--------------------+------+---------------------------+ -; OPTIMIZE_POWER_DURING_SYNTHESIS ; NORMAL_COMPILATION ; - ; - ; -+---------------------------------+--------------------+------+---------------------------+ ++-------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Multiplexer Restructuring Statistics (Restructuring Performed) ; ++--------------------+-----------+---------------+----------------------+------------------------+------------+-----------------------------------------+ +; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ; ++--------------------+-----------+---------------+----------------------+------------------------+------------+-----------------------------------------+ +; 1024:1 ; 8 bits ; 5456 LEs ; 5456 LEs ; 0 LEs ; Yes ; |MainController|RAM:inst1|data0[7]~reg0 ; +; 3:1 ; 2 bits ; 4 LEs ; 2 LEs ; 2 LEs ; No ; |MainController|RAM:inst1|Selector33 ; +; 6:1 ; 2 bits ; 8 LEs ; 4 LEs ; 4 LEs ; No ; |MainController|RAM:inst1|Selector30 ; ++--------------------+-----------+---------------+----------------------+------------------------+------------+-----------------------------------------+ +-------------------------------------------------------------------------------------+ @@ -814,128 +792,6 @@ Encoding Type: One-Hot Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". -+------------------------------------------------------------------------------------+ -; Parameter Settings for Inferred Entity Instance: RAM:inst3|altsyncram:memory_rtl_1 ; -+------------------------------------+----------------------+------------------------+ -; Parameter Name ; Value ; Type ; -+------------------------------------+----------------------+------------------------+ -; BYTE_SIZE_BLOCK ; 8 ; Untyped ; -; AUTO_CARRY_CHAINS ; ON ; AUTO_CARRY ; -; IGNORE_CARRY_BUFFERS ; OFF ; IGNORE_CARRY ; -; AUTO_CASCADE_CHAINS ; ON ; AUTO_CASCADE ; -; IGNORE_CASCADE_BUFFERS ; OFF ; IGNORE_CASCADE ; -; WIDTH_BYTEENA ; 1 ; Untyped ; -; OPERATION_MODE ; DUAL_PORT ; Untyped ; -; WIDTH_A ; 8 ; Untyped ; -; WIDTHAD_A ; 8 ; Untyped ; -; NUMWORDS_A ; 256 ; Untyped ; -; OUTDATA_REG_A ; UNREGISTERED ; Untyped ; -; ADDRESS_ACLR_A ; NONE ; Untyped ; -; OUTDATA_ACLR_A ; NONE ; Untyped ; -; WRCONTROL_ACLR_A ; NONE ; Untyped ; -; INDATA_ACLR_A ; NONE ; Untyped ; -; BYTEENA_ACLR_A ; NONE ; Untyped ; -; WIDTH_B ; 8 ; Untyped ; -; WIDTHAD_B ; 8 ; Untyped ; -; NUMWORDS_B ; 256 ; Untyped ; -; INDATA_REG_B ; CLOCK1 ; Untyped ; -; WRCONTROL_WRADDRESS_REG_B ; CLOCK1 ; Untyped ; -; RDCONTROL_REG_B ; CLOCK1 ; Untyped ; -; ADDRESS_REG_B ; CLOCK1 ; Untyped ; -; OUTDATA_REG_B ; UNREGISTERED ; Untyped ; -; BYTEENA_REG_B ; CLOCK1 ; Untyped ; -; INDATA_ACLR_B ; NONE ; Untyped ; -; WRCONTROL_ACLR_B ; NONE ; Untyped ; -; ADDRESS_ACLR_B ; NONE ; Untyped ; -; OUTDATA_ACLR_B ; NONE ; Untyped ; -; RDCONTROL_ACLR_B ; NONE ; Untyped ; -; BYTEENA_ACLR_B ; NONE ; Untyped ; -; WIDTH_BYTEENA_A ; 1 ; Untyped ; -; WIDTH_BYTEENA_B ; 1 ; Untyped ; -; RAM_BLOCK_TYPE ; AUTO ; Untyped ; -; BYTE_SIZE ; 8 ; Untyped ; -; READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; Untyped ; -; READ_DURING_WRITE_MODE_PORT_A ; NEW_DATA_NO_NBE_READ ; Untyped ; -; READ_DURING_WRITE_MODE_PORT_B ; NEW_DATA_NO_NBE_READ ; Untyped ; -; INIT_FILE ; UNUSED ; Untyped ; -; INIT_FILE_LAYOUT ; PORT_A ; Untyped ; -; MAXIMUM_DEPTH ; 0 ; Untyped ; -; CLOCK_ENABLE_INPUT_A ; NORMAL ; Untyped ; -; CLOCK_ENABLE_INPUT_B ; NORMAL ; Untyped ; -; CLOCK_ENABLE_OUTPUT_A ; NORMAL ; Untyped ; -; CLOCK_ENABLE_OUTPUT_B ; NORMAL ; Untyped ; -; CLOCK_ENABLE_CORE_A ; USE_INPUT_CLKEN ; Untyped ; -; CLOCK_ENABLE_CORE_B ; USE_INPUT_CLKEN ; Untyped ; -; ENABLE_ECC ; FALSE ; Untyped ; -; ECC_PIPELINE_STAGE_ENABLED ; FALSE ; Untyped ; -; WIDTH_ECCSTATUS ; 3 ; Untyped ; -; DEVICE_FAMILY ; Cyclone III ; Untyped ; -; CBXI_PARAMETER ; altsyncram_lkc1 ; Untyped ; -+------------------------------------+----------------------+------------------------+ -Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". - - -+------------------------------------------------------------------------------------+ -; Parameter Settings for Inferred Entity Instance: RAM:inst3|altsyncram:memory_rtl_0 ; -+------------------------------------+----------------------+------------------------+ -; Parameter Name ; Value ; Type ; -+------------------------------------+----------------------+------------------------+ -; BYTE_SIZE_BLOCK ; 8 ; Untyped ; -; AUTO_CARRY_CHAINS ; ON ; AUTO_CARRY ; -; IGNORE_CARRY_BUFFERS ; OFF ; IGNORE_CARRY ; -; AUTO_CASCADE_CHAINS ; ON ; AUTO_CASCADE ; -; IGNORE_CASCADE_BUFFERS ; OFF ; IGNORE_CASCADE ; -; WIDTH_BYTEENA ; 1 ; Untyped ; -; OPERATION_MODE ; DUAL_PORT ; Untyped ; -; WIDTH_A ; 8 ; Untyped ; -; WIDTHAD_A ; 8 ; Untyped ; -; NUMWORDS_A ; 256 ; Untyped ; -; OUTDATA_REG_A ; UNREGISTERED ; Untyped ; -; ADDRESS_ACLR_A ; NONE ; Untyped ; -; OUTDATA_ACLR_A ; NONE ; Untyped ; -; WRCONTROL_ACLR_A ; NONE ; Untyped ; -; INDATA_ACLR_A ; NONE ; Untyped ; -; BYTEENA_ACLR_A ; NONE ; Untyped ; -; WIDTH_B ; 8 ; Untyped ; -; WIDTHAD_B ; 8 ; Untyped ; -; NUMWORDS_B ; 256 ; Untyped ; -; INDATA_REG_B ; CLOCK1 ; Untyped ; -; WRCONTROL_WRADDRESS_REG_B ; CLOCK1 ; Untyped ; -; RDCONTROL_REG_B ; CLOCK1 ; Untyped ; -; ADDRESS_REG_B ; CLOCK0 ; Untyped ; -; OUTDATA_REG_B ; UNREGISTERED ; Untyped ; -; BYTEENA_REG_B ; CLOCK1 ; Untyped ; -; INDATA_ACLR_B ; NONE ; Untyped ; -; WRCONTROL_ACLR_B ; NONE ; Untyped ; -; ADDRESS_ACLR_B ; NONE ; Untyped ; -; OUTDATA_ACLR_B ; NONE ; Untyped ; -; RDCONTROL_ACLR_B ; NONE ; Untyped ; -; BYTEENA_ACLR_B ; NONE ; Untyped ; -; WIDTH_BYTEENA_A ; 1 ; Untyped ; -; WIDTH_BYTEENA_B ; 1 ; Untyped ; -; RAM_BLOCK_TYPE ; AUTO ; Untyped ; -; BYTE_SIZE ; 8 ; Untyped ; -; READ_DURING_WRITE_MODE_MIXED_PORTS ; OLD_DATA ; Untyped ; -; READ_DURING_WRITE_MODE_PORT_A ; NEW_DATA_NO_NBE_READ ; Untyped ; -; READ_DURING_WRITE_MODE_PORT_B ; NEW_DATA_NO_NBE_READ ; Untyped ; -; INIT_FILE ; UNUSED ; Untyped ; -; INIT_FILE_LAYOUT ; PORT_A ; Untyped ; -; MAXIMUM_DEPTH ; 0 ; Untyped ; -; CLOCK_ENABLE_INPUT_A ; NORMAL ; Untyped ; -; CLOCK_ENABLE_INPUT_B ; NORMAL ; Untyped ; -; CLOCK_ENABLE_OUTPUT_A ; NORMAL ; Untyped ; -; CLOCK_ENABLE_OUTPUT_B ; NORMAL ; Untyped ; -; CLOCK_ENABLE_CORE_A ; USE_INPUT_CLKEN ; Untyped ; -; CLOCK_ENABLE_CORE_B ; USE_INPUT_CLKEN ; Untyped ; -; ENABLE_ECC ; FALSE ; Untyped ; -; ECC_PIPELINE_STAGE_ENABLED ; FALSE ; Untyped ; -; WIDTH_ECCSTATUS ; 3 ; Untyped ; -; DEVICE_FAMILY ; Cyclone III ; Untyped ; -; CBXI_PARAMETER ; altsyncram_8bi1 ; Untyped ; -+------------------------------------+----------------------+------------------------+ -Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". - - +------------------------------------------------------------------------+ ; altpll Parameter Settings by Entity Instance ; +-------------------------------+----------------------------------------+ @@ -953,43 +809,12 @@ Note: In order to hide this table in the UI and the text report file, please set +-------------------------------+----------------------------------------+ -+-------------------------------------------------------------------------------+ -; altsyncram Parameter Settings by Entity Instance ; -+-------------------------------------------+-----------------------------------+ -; Name ; Value ; -+-------------------------------------------+-----------------------------------+ -; Number of entity instances ; 2 ; -; Entity Instance ; RAM:inst3|altsyncram:memory_rtl_1 ; -; -- OPERATION_MODE ; DUAL_PORT ; -; -- WIDTH_A ; 8 ; -; -- NUMWORDS_A ; 256 ; -; -- OUTDATA_REG_A ; UNREGISTERED ; -; -- WIDTH_B ; 8 ; -; -- NUMWORDS_B ; 256 ; -; -- ADDRESS_REG_B ; CLOCK1 ; -; -- OUTDATA_REG_B ; UNREGISTERED ; -; -- RAM_BLOCK_TYPE ; AUTO ; -; -- READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; -; Entity Instance ; RAM:inst3|altsyncram:memory_rtl_0 ; -; -- OPERATION_MODE ; DUAL_PORT ; -; -- WIDTH_A ; 8 ; -; -- NUMWORDS_A ; 256 ; -; -- OUTDATA_REG_A ; UNREGISTERED ; -; -- WIDTH_B ; 8 ; -; -- NUMWORDS_B ; 256 ; -; -- ADDRESS_REG_B ; CLOCK0 ; -; -- OUTDATA_REG_B ; UNREGISTERED ; -; -- RAM_BLOCK_TYPE ; AUTO ; -; -- READ_DURING_WRITE_MODE_MIXED_PORTS ; OLD_DATA ; -+-------------------------------------------+-----------------------------------+ - - +-------------------------------+ ; Elapsed Time Per Partition ; +----------------+--------------+ ; Partition Name ; Elapsed Time ; +----------------+--------------+ -; Top ; 00:00:00 ; +; Top ; 00:00:18 ; +----------------+--------------+ @@ -999,7 +824,7 @@ Note: In order to hide this table in the UI and the text report file, please set Info: ******************************************************************* Info: Running Quartus II 64-Bit Analysis & Synthesis Info: Version 13.1.0 Build 162 10/23/2013 SJ Full Version - Info: Processing started: Tue Mar 12 17:46:42 2024 + Info: Processing started: Thu Mar 14 11:14:31 2024 Info: Command: quartus_map --read_settings_files=on --write_settings_files=off MainController -c MainController Info (11104): Parallel Compilation has detected 8 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 4 of the 4 physical processors detected instead. Info (12021): Found 1 design units, including 1 entities, in source file maincontroller.bdf @@ -1081,103 +906,21 @@ Info (12133): Instantiated megafunction "AlteraPLL:inst|altpll:altpll_component" Info (12021): Found 1 design units, including 1 entities, in source file db/alterapll_altpll.v Info (12023): Found entity 1: AlteraPLL_altpll Info (12128): Elaborating entity "AlteraPLL_altpll" for hierarchy "AlteraPLL:inst|altpll:altpll_component|AlteraPLL_altpll:auto_generated" -Info (12128): Elaborating entity "RAM" for hierarchy "RAM:inst3" -Warning (276020): Inferred RAM node "RAM:inst3|memory_rtl_0" from synchronous design logic. Pass-through logic has been added to match the read-during-write behavior of the original design. -Warning (276027): Inferred dual-clock RAM node "RAM:inst3|memory_rtl_1" from synchronous design logic. The read-during-write behavior of a dual-clock RAM is undefined and may not match the behavior of the original design. -Info (19000): Inferred 2 megafunctions from design logic - Info (276029): Inferred altsyncram megafunction from the following design logic: "RAM:inst3|memory_rtl_0" - Info (286033): Parameter OPERATION_MODE set to DUAL_PORT - Info (286033): Parameter WIDTH_A set to 8 - Info (286033): Parameter WIDTHAD_A set to 8 - Info (286033): Parameter NUMWORDS_A set to 256 - Info (286033): Parameter WIDTH_B set to 8 - Info (286033): Parameter WIDTHAD_B set to 8 - Info (286033): Parameter NUMWORDS_B set to 256 - Info (286033): Parameter ADDRESS_ACLR_A set to NONE - Info (286033): Parameter OUTDATA_REG_B set to UNREGISTERED - Info (286033): Parameter ADDRESS_ACLR_B set to NONE - Info (286033): Parameter OUTDATA_ACLR_B set to NONE - Info (286033): Parameter ADDRESS_REG_B set to CLOCK0 - Info (286033): Parameter INDATA_ACLR_A set to NONE - Info (286033): Parameter WRCONTROL_ACLR_A set to NONE - Info (286033): Parameter READ_DURING_WRITE_MODE_MIXED_PORTS set to OLD_DATA - Info (276029): Inferred altsyncram megafunction from the following design logic: "RAM:inst3|memory_rtl_1" - Info (286033): Parameter OPERATION_MODE set to DUAL_PORT - Info (286033): Parameter WIDTH_A set to 8 - Info (286033): Parameter WIDTHAD_A set to 8 - Info (286033): Parameter NUMWORDS_A set to 256 - Info (286033): Parameter WIDTH_B set to 8 - Info (286033): Parameter WIDTHAD_B set to 8 - Info (286033): Parameter NUMWORDS_B set to 256 - Info (286033): Parameter ADDRESS_ACLR_A set to NONE - Info (286033): Parameter OUTDATA_REG_B set to UNREGISTERED - Info (286033): Parameter ADDRESS_ACLR_B set to NONE - Info (286033): Parameter OUTDATA_ACLR_B set to NONE - Info (286033): Parameter ADDRESS_REG_B set to CLOCK1 - Info (286033): Parameter INDATA_ACLR_A set to NONE - Info (286033): Parameter WRCONTROL_ACLR_A set to NONE -Info (12130): Elaborated megafunction instantiation "RAM:inst3|altsyncram:memory_rtl_1" -Info (12133): Instantiated megafunction "RAM:inst3|altsyncram:memory_rtl_1" with the following parameter: - Info (12134): Parameter "OPERATION_MODE" = "DUAL_PORT" - Info (12134): Parameter "WIDTH_A" = "8" - Info (12134): Parameter "WIDTHAD_A" = "8" - Info (12134): Parameter "NUMWORDS_A" = "256" - Info (12134): Parameter "WIDTH_B" = "8" - Info (12134): Parameter "WIDTHAD_B" = "8" - Info (12134): Parameter "NUMWORDS_B" = "256" - Info (12134): Parameter "ADDRESS_ACLR_A" = "NONE" - Info (12134): Parameter "OUTDATA_REG_B" = "UNREGISTERED" - Info (12134): Parameter "ADDRESS_ACLR_B" = "NONE" - Info (12134): Parameter "OUTDATA_ACLR_B" = "NONE" - Info (12134): Parameter "ADDRESS_REG_B" = "CLOCK1" - Info (12134): Parameter "INDATA_ACLR_A" = "NONE" - Info (12134): Parameter "WRCONTROL_ACLR_A" = "NONE" -Info (12021): Found 1 design units, including 1 entities, in source file db/altsyncram_lkc1.tdf - Info (12023): Found entity 1: altsyncram_lkc1 -Info (12130): Elaborated megafunction instantiation "RAM:inst3|altsyncram:memory_rtl_0" -Info (12133): Instantiated megafunction "RAM:inst3|altsyncram:memory_rtl_0" with the following parameter: - Info (12134): Parameter "OPERATION_MODE" = "DUAL_PORT" - Info (12134): Parameter "WIDTH_A" = "8" - Info (12134): Parameter "WIDTHAD_A" = "8" - Info (12134): Parameter "NUMWORDS_A" = "256" - Info (12134): Parameter "WIDTH_B" = "8" - Info (12134): Parameter "WIDTHAD_B" = "8" - Info (12134): Parameter "NUMWORDS_B" = "256" - Info (12134): Parameter "ADDRESS_ACLR_A" = "NONE" - Info (12134): Parameter "OUTDATA_REG_B" = "UNREGISTERED" - Info (12134): Parameter "ADDRESS_ACLR_B" = "NONE" - Info (12134): Parameter "OUTDATA_ACLR_B" = "NONE" - Info (12134): Parameter "ADDRESS_REG_B" = "CLOCK0" - Info (12134): Parameter "INDATA_ACLR_A" = "NONE" - Info (12134): Parameter "WRCONTROL_ACLR_A" = "NONE" - Info (12134): Parameter "READ_DURING_WRITE_MODE_MIXED_PORTS" = "OLD_DATA" -Info (12021): Found 1 design units, including 1 entities, in source file db/altsyncram_8bi1.tdf - Info (12023): Found entity 1: altsyncram_8bi1 -Warning (14284): Synthesized away the following node(s): - Warning (14285): Synthesized away the following RAM node(s): - Warning (14320): Synthesized away node "RAM:inst3|altsyncram:memory_rtl_1|altsyncram_lkc1:auto_generated|ram_block1a0" - Warning (14320): Synthesized away node "RAM:inst3|altsyncram:memory_rtl_1|altsyncram_lkc1:auto_generated|ram_block1a1" - Warning (14320): Synthesized away node "RAM:inst3|altsyncram:memory_rtl_1|altsyncram_lkc1:auto_generated|ram_block1a2" - Warning (14320): Synthesized away node "RAM:inst3|altsyncram:memory_rtl_1|altsyncram_lkc1:auto_generated|ram_block1a3" - Warning (14320): Synthesized away node "RAM:inst3|altsyncram:memory_rtl_1|altsyncram_lkc1:auto_generated|ram_block1a4" - Warning (14320): Synthesized away node "RAM:inst3|altsyncram:memory_rtl_1|altsyncram_lkc1:auto_generated|ram_block1a5" - Warning (14320): Synthesized away node "RAM:inst3|altsyncram:memory_rtl_1|altsyncram_lkc1:auto_generated|ram_block1a6" - Warning (14320): Synthesized away node "RAM:inst3|altsyncram:memory_rtl_1|altsyncram_lkc1:auto_generated|ram_block1a7" +Info (12128): Elaborating entity "RAM" for hierarchy "RAM:inst1" Info (286030): Timing-Driven Synthesis is running -Info (17049): 11 registers lost all their fanouts during netlist optimizations. +Info (17049): 76 registers lost all their fanouts during netlist optimizations. Info (16010): Generating hard_block partition "hard_block:auto_generated_inst" Info (16011): Adding 1 node(s), including 0 DDIO, 1 PLL, 0 transceiver and 0 LCELL -Info (21057): Implemented 143 device resources after synthesis - the final resource count might be different - Info (21058): Implemented 12 input pins +Info (21057): Implemented 14842 device resources after synthesis - the final resource count might be different + Info (21058): Implemented 14 input pins Info (21059): Implemented 3 output pins Info (21060): Implemented 8 bidirectional pins - Info (21061): Implemented 111 logic cells - Info (21064): Implemented 8 RAM segments + Info (21061): Implemented 14816 logic cells Info (21065): Implemented 1 PLLs -Info: Quartus II 64-Bit Analysis & Synthesis was successful. 0 errors, 12 warnings - Info: Peak virtual memory: 4712 megabytes - Info: Processing ended: Tue Mar 12 17:46:44 2024 - Info: Elapsed time: 00:00:02 - Info: Total CPU time (on all processors): 00:00:02 +Info: Quartus II 64-Bit Analysis & Synthesis was successful. 0 errors, 0 warnings + Info: Peak virtual memory: 4793 megabytes + Info: Processing ended: Thu Mar 14 11:14:54 2024 + Info: Elapsed time: 00:00:23 + Info: Total CPU time (on all processors): 00:00:23 diff --git a/MainController/output_files/MainController.map.summary b/MainController/output_files/MainController.map.summary index f913228..7759b97 100644 --- a/MainController/output_files/MainController.map.summary +++ b/MainController/output_files/MainController.map.summary @@ -1,14 +1,14 @@ -Analysis & Synthesis Status : Successful - Tue Mar 12 17:46:44 2024 +Analysis & Synthesis Status : Successful - Thu Mar 14 11:14:54 2024 Quartus II 64-Bit Version : 13.1.0 Build 162 10/23/2013 SJ Full Version Revision Name : MainController Top-level Entity Name : MainController Family : Cyclone III -Total logic elements : 102 - Total combinational functions : 67 - Dedicated logic registers : 80 -Total registers : 80 -Total pins : 23 +Total logic elements : 14,815 + Total combinational functions : 6,603 + Dedicated logic registers : 8,249 +Total registers : 8249 +Total pins : 25 Total virtual pins : 0 -Total memory bits : 2,048 +Total memory bits : 0 Embedded Multiplier 9-bit elements : 0 Total PLLs : 1 diff --git a/MainController/output_files/MainController.pin b/MainController/output_files/MainController.pin index 549661e..2aae2ce 100644 --- a/MainController/output_files/MainController.pin +++ b/MainController/output_files/MainController.pin @@ -264,10 +264,10 @@ GND : 193 : gnd : : Data[0] : 194 : bidir : 3.3-V LVTTL : : 7 : Y Address[7] : 195 : input : 3.3-V LVTTL : : 7 : Y Address[0] : 196 : input : 3.3-V LVTTL : : 7 : Y -RESERVED_INPUT_WITH_WEAK_PULLUP : 197 : : : : 7 : +nBL[1] : 197 : input : 2.5 V : : 7 : Y VCCINT : 198 : power : : 1.2V : : GND : 199 : gnd : : : : -RESERVED_INPUT_WITH_WEAK_PULLUP : 200 : : : : 7 : +nBL[0] : 200 : input : 2.5 V : : 7 : Y RESERVED_INPUT_WITH_WEAK_PULLUP : 201 : : : : 7 : RESERVED_INPUT_WITH_WEAK_PULLUP : 202 : : : : 7 : RESERVED_INPUT_WITH_WEAK_PULLUP : 203 : : : : 7 : diff --git a/MainController/output_files/MainController.sof b/MainController/output_files/MainController.sof index d5e97c0..c088306 100644 Binary files a/MainController/output_files/MainController.sof and b/MainController/output_files/MainController.sof differ diff --git a/MainController/output_files/MainController.sta.rpt b/MainController/output_files/MainController.sta.rpt index 29a5149..2bd8e90 100644 --- a/MainController/output_files/MainController.sta.rpt +++ b/MainController/output_files/MainController.sta.rpt @@ -1,5 +1,5 @@ TimeQuest Timing Analyzer report for MainController -Tue Mar 12 17:46:55 2024 +Thu Mar 14 11:15:44 2024 Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Full Version @@ -122,12 +122,13 @@ applicable agreement for further details. ; Number detected on machine ; 8 ; ; Maximum allowed ; 4 ; ; ; ; -; Average used ; 1.00 ; +; Average used ; 1.80 ; ; Maximum used ; 4 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; -; Processors 2-4 ; < 0.1% ; +; Processor 2 ; 40.0% ; +; Processors 3-4 ; 20.0% ; ; Processors 5-8 ; 0.0% ; +----------------------------+-------------+ @@ -143,13 +144,13 @@ applicable agreement for further details. +--------------------------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+----------------------------------------------------+------------------------------------------------------+ -+--------------------------------------------------+ -; Slow 1200mV 85C Model Fmax Summary ; -+------------+-----------------+------------+------+ -; Fmax ; Restricted Fmax ; Clock Name ; Note ; -+------------+-----------------+------------+------+ -; 157.16 MHz ; 157.16 MHz ; FPGA_CLK ; ; -+------------+-----------------+------------+------+ ++-------------------------------------------------+ +; Slow 1200mV 85C Model Fmax Summary ; ++-----------+-----------------+------------+------+ +; Fmax ; Restricted Fmax ; Clock Name ; Note ; ++-----------+-----------------+------------+------+ +; 50.89 MHz ; 50.89 MHz ; FPGA_CLK ; ; ++-----------+-----------------+------------+------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. @@ -164,7 +165,7 @@ HTML report is unavailable in plain text report export. +----------+--------+-----------------+ ; Clock ; Slack ; End Point TNS ; +----------+--------+-----------------+ -; FPGA_CLK ; 33.637 ; 0.000 ; +; FPGA_CLK ; 20.350 ; 0.000 ; +----------+--------+-----------------+ @@ -194,361 +195,364 @@ No paths to report. +----------+--------+-------------------------------+ ; Clock ; Slack ; End Point TNS ; +----------+--------+-------------------------------+ -; FPGA_CLK ; 19.618 ; 0.000 ; +; FPGA_CLK ; 19.752 ; 0.000 ; +----------+--------+-------------------------------+ -+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ -; Slow 1200mV 85C Model Setup: 'FPGA_CLK' ; -+--------+--------------------------------------------------------------------------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+ -; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; -+--------+--------------------------------------------------------------------------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+ -; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; -; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; -; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; -; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; -; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 6.288 ; -; 33.637 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.076 ; 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+-------------+------------+--------+--------+------------+-----------------+ -; Address[*] ; FPGA_CLK ; -1.818 ; -2.116 ; Rise ; FPGA_CLK ; -; Address[0] ; FPGA_CLK ; -1.985 ; -2.228 ; Rise ; FPGA_CLK ; -; Address[1] ; FPGA_CLK ; -2.253 ; -2.575 ; Rise ; FPGA_CLK ; -; Address[2] ; FPGA_CLK ; -2.425 ; -2.773 ; Rise ; FPGA_CLK ; -; Address[3] ; FPGA_CLK ; -2.520 ; -2.839 ; Rise ; FPGA_CLK ; -; Address[4] ; FPGA_CLK ; -2.118 ; -2.492 ; Rise ; FPGA_CLK ; -; Address[5] ; FPGA_CLK ; -2.399 ; -2.691 ; Rise ; FPGA_CLK ; -; Address[6] ; FPGA_CLK ; -2.207 ; -2.527 ; Rise ; FPGA_CLK ; -; Address[7] ; FPGA_CLK ; -1.818 ; -2.116 ; Rise ; FPGA_CLK ; -; Data[*] ; FPGA_CLK ; -1.154 ; -1.422 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; -1.154 ; -1.422 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; -1.302 ; -1.642 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; -1.611 ; -1.913 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; -1.577 ; -1.881 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; -1.251 ; -1.594 ; Rise ; FPGA_CLK ; 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Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------+------------+-------+-------+------------+--------------------------------------------------+ -; Data[*] ; FPGA_CLK ; 6.845 ; 6.608 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 6.845 ; 6.608 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 7.110 ; 6.830 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 7.219 ; 6.966 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 7.141 ; 6.848 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 8.154 ; 7.882 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 8.040 ; 7.730 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 9.294 ; 8.778 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 7.358 ; 7.172 ; Rise ; FPGA_CLK ; -; FPGA_LED_1 ; FPGA_CLK ; 7.306 ; 7.558 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 7.089 ; 6.895 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 7.296 ; 7.029 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 7.620 ; 7.389 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 8.794 ; 8.414 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 7.605 ; 7.358 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 8.614 ; 8.260 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 8.537 ; 8.180 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 9.847 ; 9.221 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 7.089 ; 6.895 ; Rise ; FPGA_CLK ; +; FPGA_LED_1 ; FPGA_CLK ; 5.857 ; 5.966 ; Rise ; FPGA_CLK ; ; FPGA_LED_2 ; FPGA_CLK ; 2.230 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_2 ; FPGA_CLK ; ; 2.073 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_3 ; FPGA_CLK ; 2.229 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ; @@ -629,15 +636,15 @@ No paths to report. +-----------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ -; Data[*] ; FPGA_CLK ; 7.139 ; 7.139 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 7.139 ; 7.139 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 7.496 ; 7.496 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 7.439 ; 7.439 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 7.482 ; 7.482 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 8.096 ; 8.096 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 8.123 ; 8.123 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 7.745 ; 7.745 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 7.864 ; 7.864 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 7.030 ; 7.030 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 7.933 ; 7.933 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 8.518 ; 8.518 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 9.182 ; 9.182 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 7.558 ; 7.558 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 7.030 ; 7.030 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 7.081 ; 7.081 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 8.842 ; 8.842 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 7.824 ; 7.824 ; Rise ; FPGA_CLK ; +-----------+------------+-------+-------+------------+-----------------+ @@ -646,15 +653,15 @@ No paths to report. +-----------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ -; Data[*] ; FPGA_CLK ; 6.449 ; 6.495 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 6.449 ; 6.495 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 6.792 ; 6.838 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 6.738 ; 6.784 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 6.779 ; 6.825 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 7.367 ; 7.413 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 7.394 ; 7.440 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 7.031 ; 7.077 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 7.145 ; 7.191 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 6.343 ; 6.389 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 7.211 ; 7.257 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 7.773 ; 7.819 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 8.411 ; 8.457 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 6.851 ; 6.897 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 6.343 ; 6.389 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 6.392 ; 6.438 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 8.083 ; 8.129 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 7.106 ; 7.152 ; Rise ; FPGA_CLK ; +-----------+------------+-------+-------+------------+-----------------+ @@ -663,15 +670,15 @@ No paths to report. +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ -; Data[*] ; FPGA_CLK ; 6.753 ; 7.013 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 6.753 ; 7.013 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 7.029 ; 7.289 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 6.990 ; 7.250 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 7.010 ; 7.270 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 7.705 ; 7.965 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 7.724 ; 7.984 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 7.386 ; 7.646 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 7.419 ; 7.679 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 6.706 ; 6.966 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 7.594 ; 7.854 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 8.093 ; 8.353 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 8.623 ; 8.883 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 7.170 ; 7.430 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 6.706 ; 6.966 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 6.778 ; 7.038 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 8.396 ; 8.656 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 7.489 ; 7.749 ; Rise ; FPGA_CLK ; +-----------+------------+-----------+-----------+------------+-----------------+ @@ -680,15 +687,15 @@ No paths to report. +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ -; Data[*] ; FPGA_CLK ; 6.328 ; 6.328 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 6.328 ; 6.328 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 6.593 ; 6.593 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 6.556 ; 6.556 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 6.575 ; 6.575 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 7.241 ; 7.241 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 7.260 ; 7.260 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 6.935 ; 6.935 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 6.967 ; 6.967 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 6.282 ; 6.282 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 7.135 ; 7.135 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 7.614 ; 7.614 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 8.123 ; 8.123 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 6.729 ; 6.729 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 6.282 ; 6.282 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 6.351 ; 6.351 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 7.905 ; 7.905 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 7.034 ; 7.034 ; Rise ; FPGA_CLK ; +-----------+------------+-----------+-----------+------------+-----------------+ @@ -698,13 +705,13 @@ No paths to report. No synchronizer chains to report. -+--------------------------------------------------+ -; Slow 1200mV 0C Model Fmax Summary ; -+------------+-----------------+------------+------+ -; Fmax ; Restricted Fmax ; Clock Name ; Note ; -+------------+-----------------+------------+------+ -; 169.32 MHz ; 169.32 MHz ; FPGA_CLK ; ; -+------------+-----------------+------------+------+ ++-------------------------------------------------+ +; Slow 1200mV 0C Model Fmax Summary ; ++-----------+-----------------+------------+------+ +; Fmax ; Restricted Fmax ; Clock Name ; Note ; ++-----------+-----------------+------------+------+ +; 52.95 MHz ; 52.95 MHz ; FPGA_CLK ; ; ++-----------+-----------------+------------+------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. @@ -713,7 +720,7 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp +----------+--------+----------------+ ; Clock ; Slack ; End Point TNS ; +----------+--------+----------------+ -; FPGA_CLK ; 34.094 ; 0.000 ; +; FPGA_CLK ; 21.115 ; 0.000 ; +----------+--------+----------------+ @@ -743,361 +750,364 @@ No paths to report. +----------+--------+------------------------------+ ; Clock ; Slack ; End Point TNS ; +----------+--------+------------------------------+ -; FPGA_CLK ; 19.600 ; 0.000 ; +; FPGA_CLK ; 19.746 ; 0.000 ; +----------+--------+------------------------------+ -+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ -; Slow 1200mV 0C Model Setup: 'FPGA_CLK' ; -+--------+--------------------------------------------------------------------------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+ -; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; -+--------+--------------------------------------------------------------------------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+ -; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; -; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; -; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; -; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; -; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; -; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; -; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; -; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; -; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; -; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; -; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; -; 34.094 ; LedBlink:inst2|counter[13] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.839 ; -; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; -; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; -; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; -; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; -; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; -; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; -; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; -; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; -; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; -; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; -; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; -; 34.109 ; LedBlink:inst2|counter[16] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.824 ; -; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[0] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; -; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[1] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; -; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[2] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; -; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[3] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; -; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[4] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; -; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[5] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; -; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[6] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; -; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[7] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; -; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[8] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; -; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[9] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; -; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[10] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; -; 34.258 ; LedBlink:inst2|counter[15] ; LedBlink:inst2|counter[11] ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.069 ; 5.675 ; -; 34.338 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[4]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.599 ; -; 34.343 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[2]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.594 ; -; 34.343 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[7]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.594 ; -; 34.344 ; RAM:inst3|memory_rtl_0_bypass[6] ; RAM:inst3|data0[1]~reg0 ; FPGA_CLK ; FPGA_CLK ; 40.000 ; -0.065 ; 5.593 ; -; 34.363 ; RAM:inst3|memory_rtl_0_bypass[6] ; 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+-------------+------------+--------+--------+------------+-----------------+ -; Address[*] ; FPGA_CLK ; -1.650 ; -1.774 ; Rise ; FPGA_CLK ; -; Address[0] ; FPGA_CLK ; -1.802 ; -1.900 ; Rise ; FPGA_CLK ; -; Address[1] ; FPGA_CLK ; -2.045 ; -2.196 ; Rise ; FPGA_CLK ; -; Address[2] ; FPGA_CLK ; -2.218 ; -2.386 ; Rise ; FPGA_CLK ; -; Address[3] ; FPGA_CLK ; -2.299 ; -2.434 ; Rise ; FPGA_CLK ; -; Address[4] ; FPGA_CLK ; -1.924 ; -2.131 ; Rise ; FPGA_CLK ; -; Address[5] ; FPGA_CLK ; -2.182 ; -2.322 ; Rise ; FPGA_CLK ; -; Address[6] ; FPGA_CLK ; -1.996 ; -2.165 ; Rise ; FPGA_CLK ; -; Address[7] ; FPGA_CLK ; -1.650 ; -1.774 ; Rise ; FPGA_CLK ; -; Data[*] ; FPGA_CLK ; -1.059 ; -1.193 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; -1.059 ; -1.193 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; -1.183 ; -1.385 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; -1.484 ; -1.629 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; -1.439 ; -1.610 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; -1.132 ; -1.340 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; -1.142 ; -1.382 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; -1.133 ; -1.352 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; -1.440 ; -1.576 ; Rise ; FPGA_CLK ; -; nCE ; FPGA_CLK ; -1.733 ; -1.984 ; Rise ; FPGA_CLK ; -; nOE ; FPGA_CLK ; -1.944 ; -2.061 ; Rise ; FPGA_CLK ; -; nWE ; FPGA_CLK ; -1.723 ; -1.852 ; Rise ; FPGA_CLK ; +; Address[*] ; FPGA_CLK ; -1.534 ; -1.792 ; Rise ; FPGA_CLK ; +; Address[0] ; FPGA_CLK ; -1.534 ; -1.792 ; Rise ; FPGA_CLK ; +; Address[1] ; FPGA_CLK ; -3.455 ; -3.241 ; Rise ; FPGA_CLK ; +; Address[2] ; FPGA_CLK ; -2.182 ; -2.382 ; Rise ; FPGA_CLK ; +; Address[3] ; FPGA_CLK ; -2.219 ; -2.362 ; Rise ; FPGA_CLK ; +; Address[4] ; FPGA_CLK ; -1.777 ; -1.921 ; Rise ; FPGA_CLK ; +; Address[5] ; FPGA_CLK ; -2.043 ; -2.285 ; Rise ; FPGA_CLK ; +; Address[6] ; FPGA_CLK ; -3.016 ; -3.075 ; Rise ; FPGA_CLK ; +; Address[7] ; FPGA_CLK ; -1.734 ; -1.882 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; -0.938 ; -1.144 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; -1.030 ; -1.226 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; -0.938 ; -1.144 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; -1.307 ; -1.507 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; -1.134 ; -1.396 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; -0.984 ; -1.176 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; -1.275 ; -1.440 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; -1.008 ; -1.204 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; -0.992 ; -1.184 ; Rise ; FPGA_CLK ; +; nBL[*] ; FPGA_CLK ; -1.505 ; -1.655 ; Rise ; FPGA_CLK ; +; nBL[0] ; FPGA_CLK ; -1.505 ; -1.655 ; Rise ; FPGA_CLK ; +; nBL[1] ; FPGA_CLK ; -1.847 ; -1.956 ; Rise ; FPGA_CLK ; +; nCE ; FPGA_CLK ; -0.894 ; -1.154 ; Rise ; FPGA_CLK ; +; nOE ; FPGA_CLK ; -1.150 ; -1.390 ; Rise ; FPGA_CLK ; +; nWE ; FPGA_CLK ; -1.137 ; -1.374 ; Rise ; FPGA_CLK ; +-------------+------------+--------+--------+------------+-----------------+ @@ -1134,16 +1147,16 @@ No paths to report. +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------+------------+-------+-------+------------+--------------------------------------------------+ -; Data[*] ; FPGA_CLK ; 9.162 ; 8.528 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 6.717 ; 6.373 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 6.992 ; 6.576 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 7.083 ; 6.723 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 7.019 ; 6.593 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 8.019 ; 7.595 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 7.909 ; 7.430 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 9.162 ; 8.528 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 7.215 ; 6.910 ; Rise ; FPGA_CLK ; -; FPGA_LED_1 ; FPGA_CLK ; 7.022 ; 7.427 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 9.723 ; 8.922 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 7.157 ; 6.772 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 7.497 ; 7.099 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 8.649 ; 8.082 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 7.482 ; 7.066 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 8.506 ; 7.908 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 8.388 ; 7.895 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 9.723 ; 8.922 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 6.955 ; 6.660 ; Rise ; FPGA_CLK ; +; FPGA_LED_1 ; FPGA_CLK ; 5.678 ; 5.817 ; Rise ; FPGA_CLK ; ; FPGA_LED_2 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_2 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_3 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ; @@ -1156,16 +1169,16 @@ No paths to report. +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------+------------+-------+-------+------------+--------------------------------------------------+ -; Data[*] ; FPGA_CLK ; 6.567 ; 6.233 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 6.567 ; 6.233 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 6.832 ; 6.428 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 6.919 ; 6.569 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 6.858 ; 6.444 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 7.817 ; 7.405 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 7.711 ; 7.247 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 9.003 ; 8.375 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 7.045 ; 6.747 ; Rise ; FPGA_CLK ; -; FPGA_LED_1 ; FPGA_CLK ; 6.856 ; 7.249 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 6.796 ; 6.508 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 6.990 ; 6.615 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 7.317 ; 6.930 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 8.422 ; 7.873 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 7.303 ; 6.899 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 8.285 ; 7.706 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 8.171 ; 7.694 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 9.543 ; 8.754 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 6.796 ; 6.508 ; Rise ; FPGA_CLK ; +; FPGA_LED_1 ; FPGA_CLK ; 5.564 ; 5.702 ; Rise ; FPGA_CLK ; ; FPGA_LED_2 ; FPGA_CLK ; 2.424 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_2 ; FPGA_CLK ; ; 2.247 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_3 ; FPGA_CLK ; 2.424 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ; @@ -1178,15 +1191,15 @@ No paths to report. +-----------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ -; Data[*] ; FPGA_CLK ; 6.481 ; 6.481 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 6.481 ; 6.481 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 6.835 ; 6.835 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 6.782 ; 6.782 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 6.820 ; 6.820 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 7.396 ; 7.396 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 7.422 ; 7.422 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 7.064 ; 7.064 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 7.206 ; 7.206 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 6.345 ; 6.345 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 7.209 ; 7.209 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 7.784 ; 7.784 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 8.431 ; 8.431 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 6.884 ; 6.884 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 6.345 ; 6.345 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 6.393 ; 6.393 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 8.113 ; 8.113 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 7.130 ; 7.130 ; Rise ; FPGA_CLK ; +-----------+------------+-------+-------+------------+-----------------+ @@ -1195,15 +1208,15 @@ No paths to report. +-----------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ -; Data[*] ; FPGA_CLK ; 6.016 ; 6.016 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 6.016 ; 6.016 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 6.357 ; 6.357 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 6.305 ; 6.305 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 6.342 ; 6.342 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 6.895 ; 6.895 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 6.919 ; 6.919 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 6.575 ; 6.575 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 6.711 ; 6.711 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 5.885 ; 5.885 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 6.715 ; 6.715 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 7.267 ; 7.267 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 7.888 ; 7.888 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 6.403 ; 6.403 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 5.885 ; 5.885 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 5.931 ; 5.931 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 7.582 ; 7.582 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 6.639 ; 6.639 ; Rise ; FPGA_CLK ; +-----------+------------+-------+-------+------------+-----------------+ @@ -1212,15 +1225,15 @@ No paths to report. +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ -; Data[*] ; FPGA_CLK ; 6.160 ; 6.259 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 6.160 ; 6.259 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 6.403 ; 6.502 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 6.370 ; 6.469 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 6.392 ; 6.491 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 7.006 ; 7.105 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 7.026 ; 7.125 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 6.733 ; 6.832 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 6.752 ; 6.851 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 6.134 ; 6.233 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 6.952 ; 7.051 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 7.381 ; 7.480 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 7.836 ; 7.935 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 6.529 ; 6.628 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 6.134 ; 6.233 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 6.212 ; 6.311 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 7.646 ; 7.745 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 6.817 ; 6.916 ; Rise ; FPGA_CLK ; +-----------+------------+-----------+-----------+------------+-----------------+ @@ -1229,15 +1242,15 @@ No paths to report. +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ -; Data[*] ; FPGA_CLK ; 5.803 ; 5.934 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 5.803 ; 5.934 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 6.037 ; 6.168 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 6.005 ; 6.136 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 6.026 ; 6.157 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 6.615 ; 6.746 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 6.634 ; 6.765 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 6.353 ; 6.484 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 6.371 ; 6.502 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 5.777 ; 5.908 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 6.563 ; 6.694 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 6.975 ; 7.106 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 7.412 ; 7.543 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 6.157 ; 6.288 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 5.777 ; 5.908 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 5.852 ; 5.983 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 7.229 ; 7.360 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 6.433 ; 6.564 ; Rise ; FPGA_CLK ; +-----------+------------+-----------+-----------+------------+-----------------+ @@ -1252,7 +1265,7 @@ No synchronizer chains to report. +----------+--------+----------------+ ; Clock ; Slack ; End Point TNS ; +----------+--------+----------------+ -; FPGA_CLK ; 37.258 ; 0.000 ; +; FPGA_CLK ; 30.708 ; 0.000 ; +----------+--------+----------------+ @@ -1282,332 +1295,332 @@ No paths to report. +----------+--------+------------------------------+ ; Clock ; Slack ; End Point TNS ; +----------+--------+------------------------------+ -; FPGA_CLK ; 19.206 ; 0.000 ; +; FPGA_CLK ; 19.267 ; 0.000 ; +----------+--------+------------------------------+ -+----------------------------------------------------------------------------------------------------------------------------------------------+ -; Fast 1200mV 0C Model Setup: 'FPGA_CLK' ; -+--------+----------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+ -; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; -+--------+----------------------------------+----------------------------+--------------+-------------+--------------+------------+------------+ -; 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Data[*] ; FPGA_CLK ; 5.018 ; 4.837 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 3.351 ; 3.367 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 3.472 ; 3.491 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 3.527 ; 3.561 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 3.493 ; 3.513 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 3.971 ; 4.093 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 3.867 ; 3.960 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 5.018 ; 4.837 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 3.616 ; 3.680 ; Rise ; FPGA_CLK ; -; FPGA_LED_1 ; FPGA_CLK ; 3.740 ; 3.668 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 5.225 ; 5.054 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 3.549 ; 3.595 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 3.715 ; 3.787 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 4.221 ; 4.382 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 3.691 ; 3.763 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 4.130 ; 4.272 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 4.121 ; 4.243 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 5.225 ; 5.054 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 3.492 ; 3.548 ; Rise ; FPGA_CLK ; +; FPGA_LED_1 ; FPGA_CLK ; 2.972 ; 2.983 ; Rise ; FPGA_CLK ; ; FPGA_LED_2 ; FPGA_CLK ; 1.381 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_2 ; FPGA_CLK ; ; 1.342 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_3 ; FPGA_CLK ; 1.380 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ; @@ -1695,16 +1714,16 @@ No paths to report. +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------+------------+-------+-------+------------+--------------------------------------------------+ -; Data[*] ; FPGA_CLK ; 3.279 ; 3.292 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 3.279 ; 3.292 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 3.395 ; 3.411 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 3.448 ; 3.479 ; Rise ; FPGA_CLK ; -; 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; FPGA_LED_2 ; FPGA_CLK ; ; 1.111 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_3 ; FPGA_CLK ; 1.150 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ; @@ -1717,15 +1736,15 @@ No paths to report. +-----------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ -; Data[*] ; FPGA_CLK ; 4.112 ; 4.093 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 4.112 ; 4.093 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 4.253 ; 4.234 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 4.221 ; 4.202 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 4.244 ; 4.225 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 4.524 ; 4.505 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 4.531 ; 4.512 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 4.376 ; 4.357 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 4.420 ; 4.401 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 4.088 ; 4.069 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 4.492 ; 4.473 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 4.742 ; 4.723 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 4.982 ; 4.963 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 4.301 ; 4.282 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 4.088 ; 4.069 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 4.114 ; 4.095 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 4.856 ; 4.837 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 4.430 ; 4.411 ; Rise ; FPGA_CLK ; +-----------+------------+-------+-------+------------+-----------------+ @@ -1734,15 +1753,15 @@ No paths to report. +-----------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ -; Data[*] ; FPGA_CLK ; 3.172 ; 3.172 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 3.172 ; 3.172 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 3.307 ; 3.307 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 3.277 ; 3.277 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 3.299 ; 3.299 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 3.567 ; 3.567 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 3.574 ; 3.574 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 3.424 ; 3.424 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 3.467 ; 3.467 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 3.150 ; 3.150 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 3.538 ; 3.538 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 3.779 ; 3.779 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 4.009 ; 4.009 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 3.354 ; 3.354 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 3.150 ; 3.150 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 3.175 ; 3.175 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 3.886 ; 3.886 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 3.478 ; 3.478 ; Rise ; FPGA_CLK ; +-----------+------------+-------+-------+------------+-----------------+ @@ -1751,15 +1770,15 @@ No paths to report. +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ -; Data[*] ; FPGA_CLK ; 4.168 ; 4.168 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 4.168 ; 4.168 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 4.326 ; 4.326 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 4.298 ; 4.298 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 4.320 ; 4.320 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 4.666 ; 4.666 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 4.664 ; 4.664 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 4.513 ; 4.513 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 4.530 ; 4.530 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 4.165 ; 4.165 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 4.627 ; 4.627 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 4.891 ; 4.891 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 5.139 ; 5.139 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 4.387 ; 4.387 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 4.165 ; 4.165 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 4.191 ; 4.191 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 5.030 ; 5.030 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 4.555 ; 4.555 ; Rise ; FPGA_CLK ; +-----------+------------+-----------+-----------+------------+-----------------+ @@ -1768,15 +1787,15 @@ No paths to report. +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ -; Data[*] ; FPGA_CLK ; 3.226 ; 3.358 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 3.226 ; 3.358 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 3.378 ; 3.510 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 3.351 ; 3.483 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 3.372 ; 3.504 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 3.703 ; 3.835 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 3.702 ; 3.834 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 3.556 ; 3.688 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 3.573 ; 3.705 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 3.223 ; 3.355 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 3.668 ; 3.800 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 3.922 ; 4.054 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 4.160 ; 4.292 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 3.436 ; 3.568 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 3.223 ; 3.355 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 3.248 ; 3.380 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 4.053 ; 4.185 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 3.597 ; 3.729 ; Rise ; FPGA_CLK ; +-----------+------------+-----------+-----------+------------+-----------------+ @@ -1791,40 +1810,43 @@ No synchronizer chains to report. +------------------+--------+-------+----------+---------+---------------------+ ; Clock ; Setup ; Hold ; Recovery ; Removal ; Minimum Pulse Width ; +------------------+--------+-------+----------+---------+---------------------+ -; Worst-case Slack ; 33.637 ; 0.186 ; N/A ; N/A ; 19.206 ; -; FPGA_CLK ; 33.637 ; 0.186 ; N/A ; N/A ; 19.206 ; +; Worst-case Slack ; 20.350 ; 0.186 ; N/A ; N/A ; 19.267 ; +; FPGA_CLK ; 20.350 ; 0.186 ; N/A ; N/A ; 19.267 ; ; Design-wide TNS ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; ; FPGA_CLK ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ; +------------------+--------+-------+----------+---------+---------------------+ -+-------------------------------------------------------------------------+ -; Setup Times ; -+-------------+------------+-------+-------+------------+-----------------+ -; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; -+-------------+------------+-------+-------+------------+-----------------+ -; Address[*] ; FPGA_CLK ; 4.276 ; 4.467 ; Rise ; FPGA_CLK ; -; Address[0] ; FPGA_CLK ; 3.265 ; 3.408 ; Rise ; FPGA_CLK ; -; Address[1] ; FPGA_CLK ; 3.595 ; 3.838 ; Rise ; FPGA_CLK ; -; Address[2] ; FPGA_CLK ; 3.758 ; 4.009 ; Rise ; FPGA_CLK ; -; Address[3] ; FPGA_CLK ; 3.867 ; 4.116 ; Rise ; FPGA_CLK ; -; Address[4] ; FPGA_CLK ; 4.197 ; 4.467 ; Rise ; FPGA_CLK ; -; Address[5] ; FPGA_CLK ; 4.276 ; 4.446 ; Rise ; FPGA_CLK ; -; Address[6] ; FPGA_CLK ; 3.546 ; 3.843 ; Rise ; FPGA_CLK ; -; Address[7] ; FPGA_CLK ; 3.041 ; 3.255 ; Rise ; FPGA_CLK ; -; Data[*] ; FPGA_CLK ; 2.611 ; 2.949 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 2.367 ; 2.631 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 2.611 ; 2.949 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 2.576 ; 2.925 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 2.580 ; 2.915 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 2.384 ; 2.721 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 2.368 ; 2.710 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 2.314 ; 2.657 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 2.351 ; 2.677 ; Rise ; FPGA_CLK ; -; nCE ; FPGA_CLK ; 6.739 ; 6.730 ; Rise ; FPGA_CLK ; -; nOE ; FPGA_CLK ; 5.549 ; 5.716 ; Rise ; FPGA_CLK ; -; nWE ; FPGA_CLK ; 5.354 ; 5.775 ; Rise ; FPGA_CLK ; -+-------------+------------+-------+-------+------------+-----------------+ ++---------------------------------------------------------------------------+ +; Setup Times ; ++-------------+------------+--------+--------+------------+-----------------+ +; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; ++-------------+------------+--------+--------+------------+-----------------+ +; Address[*] ; FPGA_CLK ; 4.255 ; 4.279 ; Rise ; FPGA_CLK ; +; Address[0] ; FPGA_CLK ; 2.200 ; 2.579 ; Rise ; FPGA_CLK ; +; Address[1] ; FPGA_CLK ; 4.255 ; 4.279 ; Rise ; FPGA_CLK ; +; Address[2] ; FPGA_CLK ; 2.916 ; 3.257 ; Rise ; FPGA_CLK ; +; Address[3] ; FPGA_CLK ; 2.940 ; 3.235 ; Rise ; FPGA_CLK ; +; Address[4] ; FPGA_CLK ; 2.451 ; 2.736 ; Rise ; FPGA_CLK ; +; Address[5] ; FPGA_CLK ; 2.757 ; 3.152 ; Rise ; FPGA_CLK ; +; Address[6] ; FPGA_CLK ; 3.819 ; 4.055 ; Rise ; FPGA_CLK ; +; Address[7] ; FPGA_CLK ; 2.399 ; 2.705 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 10.057 ; 9.754 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 7.039 ; 6.985 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 7.351 ; 7.436 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 10.057 ; 9.754 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 9.945 ; 9.698 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 8.109 ; 7.930 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 6.132 ; 6.329 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 8.876 ; 8.811 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 9.270 ; 9.219 ; Rise ; FPGA_CLK ; +; nBL[*] ; FPGA_CLK ; 2.537 ; 2.777 ; Rise ; FPGA_CLK ; +; nBL[0] ; FPGA_CLK ; 2.168 ; 2.442 ; Rise ; FPGA_CLK ; +; nBL[1] ; FPGA_CLK ; 2.537 ; 2.777 ; Rise ; FPGA_CLK ; +; nCE ; FPGA_CLK ; 6.683 ; 7.591 ; Rise ; FPGA_CLK ; +; nOE ; FPGA_CLK ; 3.302 ; 3.603 ; Rise ; FPGA_CLK ; +; nWE ; FPGA_CLK ; 14.913 ; 15.921 ; Rise ; FPGA_CLK ; ++-------------+------------+--------+--------+------------+-----------------+ +---------------------------------------------------------------------------+ @@ -1832,50 +1854,53 @@ No synchronizer chains to report. +-------------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+--------+--------+------------+-----------------+ -; Address[*] ; FPGA_CLK ; -0.844 ; -1.640 ; Rise ; FPGA_CLK ; -; Address[0] ; FPGA_CLK ; -0.898 ; -1.692 ; Rise ; FPGA_CLK ; -; Address[1] ; FPGA_CLK ; -1.064 ; -1.890 ; Rise ; FPGA_CLK ; -; Address[2] ; FPGA_CLK ; -1.138 ; -1.979 ; Rise ; FPGA_CLK ; -; Address[3] ; FPGA_CLK ; -1.179 ; -2.027 ; Rise ; FPGA_CLK ; -; Address[4] ; FPGA_CLK ; -1.018 ; -1.859 ; Rise ; FPGA_CLK ; -; Address[5] ; FPGA_CLK ; -1.118 ; -1.954 ; Rise ; FPGA_CLK ; -; Address[6] ; FPGA_CLK ; -1.040 ; -1.852 ; Rise ; FPGA_CLK ; -; Address[7] ; FPGA_CLK ; -0.844 ; -1.640 ; Rise ; FPGA_CLK ; -; Data[*] ; FPGA_CLK ; -0.548 ; -1.193 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; -0.548 ; -1.193 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; -0.644 ; -1.385 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; -0.761 ; -1.594 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; -0.751 ; -1.571 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; -0.614 ; -1.340 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; -0.652 ; -1.382 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; -0.620 ; -1.352 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; -0.751 ; -1.567 ; Rise ; FPGA_CLK ; -; nCE ; FPGA_CLK ; -0.933 ; -1.757 ; Rise ; FPGA_CLK ; -; nOE ; FPGA_CLK ; -0.970 ; -1.777 ; Rise ; FPGA_CLK ; -; nWE ; FPGA_CLK ; -0.868 ; -1.640 ; Rise ; FPGA_CLK ; +; Address[*] ; FPGA_CLK ; -0.819 ; -1.626 ; Rise ; FPGA_CLK ; +; Address[0] ; FPGA_CLK ; -0.819 ; -1.626 ; Rise ; FPGA_CLK ; +; Address[1] ; FPGA_CLK ; -1.593 ; -2.478 ; Rise ; FPGA_CLK ; +; Address[2] ; FPGA_CLK ; -1.130 ; -1.949 ; Rise ; FPGA_CLK ; +; Address[3] ; FPGA_CLK ; -1.115 ; -1.935 ; Rise ; FPGA_CLK ; +; Address[4] ; FPGA_CLK ; -0.897 ; -1.694 ; Rise ; FPGA_CLK ; +; Address[5] ; FPGA_CLK ; -1.072 ; -1.904 ; Rise ; FPGA_CLK ; +; Address[6] ; FPGA_CLK ; -1.483 ; -2.343 ; Rise ; FPGA_CLK ; +; Address[7] ; FPGA_CLK ; -0.870 ; -1.645 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; -0.563 ; -1.144 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; -0.601 ; -1.226 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; -0.563 ; -1.144 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; -0.714 ; -1.504 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; -0.649 ; -1.388 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; -0.570 ; -1.176 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; -0.711 ; -1.440 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; -0.587 ; -1.204 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; -0.568 ; -1.184 ; Rise ; FPGA_CLK ; +; nBL[*] ; FPGA_CLK ; -0.871 ; -1.478 ; Rise ; FPGA_CLK ; +; nBL[0] ; FPGA_CLK ; -0.871 ; -1.478 ; Rise ; FPGA_CLK ; +; nBL[1] ; FPGA_CLK ; -1.018 ; -1.641 ; Rise ; FPGA_CLK ; +; nCE ; FPGA_CLK ; -0.541 ; -1.154 ; Rise ; FPGA_CLK ; +; nOE ; FPGA_CLK ; -0.630 ; -1.364 ; Rise ; FPGA_CLK ; +; nWE ; FPGA_CLK ; -0.624 ; -1.363 ; Rise ; FPGA_CLK ; +-------------+------------+--------+--------+------------+-----------------+ -+---------------------------------------------------------------------------------------------------------+ -; Clock to Output Times ; -+------------+------------+-------+-------+------------+--------------------------------------------------+ -; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; -+------------+------------+-------+-------+------------+--------------------------------------------------+ -; Data[*] ; FPGA_CLK ; 9.467 ; 8.950 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 7.009 ; 6.766 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 7.283 ; 6.997 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 7.398 ; 7.139 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 7.316 ; 7.015 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 8.372 ; 8.094 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 8.254 ; 7.936 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 9.467 ; 8.950 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 7.543 ; 7.354 ; Rise ; FPGA_CLK ; -; FPGA_LED_1 ; FPGA_CLK ; 7.494 ; 7.753 ; Rise ; FPGA_CLK ; -; FPGA_LED_2 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ; -; FPGA_LED_2 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ; -; FPGA_LED_3 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ; -; FPGA_LED_3 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ; -+------------+------------+-------+-------+------------+--------------------------------------------------+ ++----------------------------------------------------------------------------------------------------------+ +; Clock to Output Times ; ++------------+------------+--------+-------+------------+--------------------------------------------------+ +; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; ++------------+------------+--------+-------+------------+--------------------------------------------------+ +; Data[*] ; FPGA_CLK ; 10.042 ; 9.410 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 7.478 ; 7.205 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 7.814 ; 7.579 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 9.038 ; 8.648 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 7.799 ; 7.547 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 8.850 ; 8.486 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 8.771 ; 8.404 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 10.042 ; 9.410 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 7.263 ; 7.066 ; Rise ; FPGA_CLK ; +; FPGA_LED_1 ; FPGA_CLK ; 5.985 ; 6.095 ; Rise ; FPGA_CLK ; +; FPGA_LED_2 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ; +; FPGA_LED_2 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ; +; FPGA_LED_3 ; FPGA_CLK ; 2.836 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ; +; FPGA_LED_3 ; FPGA_CLK ; ; 2.656 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[1] ; ++------------+------------+--------+-------+------------+--------------------------------------------------+ +---------------------------------------------------------------------------------------------------------+ @@ -1883,16 +1908,16 @@ No synchronizer chains to report. +------------+------------+-------+-------+------------+--------------------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------+------------+-------+-------+------------+--------------------------------------------------+ -; Data[*] ; FPGA_CLK ; 3.279 ; 3.292 ; Rise ; FPGA_CLK ; -; Data[0] ; FPGA_CLK ; 3.279 ; 3.292 ; Rise ; FPGA_CLK ; -; Data[1] ; FPGA_CLK ; 3.395 ; 3.411 ; Rise ; FPGA_CLK ; -; Data[2] ; FPGA_CLK ; 3.448 ; 3.479 ; Rise ; FPGA_CLK ; -; Data[3] ; FPGA_CLK ; 3.415 ; 3.432 ; Rise ; FPGA_CLK ; -; Data[4] ; FPGA_CLK ; 3.873 ; 3.989 ; Rise ; FPGA_CLK ; -; Data[5] ; FPGA_CLK ; 3.774 ; 3.862 ; Rise ; FPGA_CLK ; -; Data[6] ; FPGA_CLK ; 4.940 ; 4.754 ; Rise ; FPGA_CLK ; -; Data[7] ; FPGA_CLK ; 3.533 ; 3.593 ; Rise ; FPGA_CLK ; -; FPGA_LED_1 ; FPGA_CLK ; 3.649 ; 3.582 ; Rise ; FPGA_CLK ; +; Data[*] ; FPGA_CLK ; 3.414 ; 3.465 ; Rise ; FPGA_CLK ; +; Data[0] ; FPGA_CLK ; 3.469 ; 3.511 ; Rise ; FPGA_CLK ; +; Data[1] ; FPGA_CLK ; 3.629 ; 3.696 ; Rise ; FPGA_CLK ; +; Data[2] ; FPGA_CLK ; 4.114 ; 4.267 ; Rise ; FPGA_CLK ; +; Data[3] ; FPGA_CLK ; 3.606 ; 3.673 ; Rise ; FPGA_CLK ; +; Data[4] ; FPGA_CLK ; 4.026 ; 4.160 ; Rise ; FPGA_CLK ; +; Data[5] ; FPGA_CLK ; 4.018 ; 4.133 ; Rise ; FPGA_CLK ; +; Data[6] ; FPGA_CLK ; 5.139 ; 4.963 ; Rise ; FPGA_CLK ; +; Data[7] ; FPGA_CLK ; 3.414 ; 3.465 ; Rise ; FPGA_CLK ; +; FPGA_LED_1 ; FPGA_CLK ; 2.912 ; 2.925 ; Rise ; FPGA_CLK ; ; FPGA_LED_2 ; FPGA_CLK ; 1.151 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_2 ; FPGA_CLK ; ; 1.111 ; Fall ; inst|altpll_component|auto_generated|pll1|clk[0] ; ; FPGA_LED_3 ; FPGA_CLK ; 1.150 ; ; Rise ; inst|altpll_component|auto_generated|pll1|clk[1] ; @@ -1939,12 +1964,14 @@ No synchronizer chains to report. ; nWE ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Address[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Address[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; -; Address[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; -; Address[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; -; Address[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Address[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; -; Address[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; +; Address[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; +; nBL[1] ; 2.5 V ; 2000 ps ; 2000 ps ; +; nBL[0] ; 2.5 V ; 2000 ps ; 2000 ps ; +; Address[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; +; Address[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; Address[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; +; Address[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; nOE ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; ~ALTERA_ASDO_DATA1~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; ~ALTERA_FLASH_nCE_nCSO~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; @@ -1999,7 +2026,7 @@ No synchronizer chains to report. +------------+----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+----------+----------+----------+----------+----------+ -; FPGA_CLK ; FPGA_CLK ; 1342 ; 0 ; 0 ; 0 ; +; FPGA_CLK ; FPGA_CLK ; 116194 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. @@ -2009,7 +2036,7 @@ Entries labeled "false path" only account for clock-to-clock false paths and not +------------+----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+----------+----------+----------+----------+----------+ -; FPGA_CLK ; FPGA_CLK ; 1342 ; 0 ; 0 ; 0 ; +; FPGA_CLK ; FPGA_CLK ; 116194 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. @@ -2026,18 +2053,18 @@ No dedicated SERDES Transmitter circuitry present in device or used in design No non-DPA dedicated SERDES Receiver circuitry present in device or used in design -+------------------------------------------------+ -; Unconstrained Paths ; -+---------------------------------+-------+------+ -; Property ; Setup ; Hold ; -+---------------------------------+-------+------+ -; Illegal Clocks ; 0 ; 0 ; -; Unconstrained Clocks ; 0 ; 0 ; -; Unconstrained Input Ports ; 19 ; 19 ; -; Unconstrained Input Port Paths ; 87 ; 87 ; -; Unconstrained Output Ports ; 11 ; 11 ; -; Unconstrained Output Port Paths ; 19 ; 19 ; -+---------------------------------+-------+------+ ++-------------------------------------------------+ +; Unconstrained Paths ; ++---------------------------------+-------+-------+ +; Property ; Setup ; Hold ; ++---------------------------------+-------+-------+ +; Illegal Clocks ; 0 ; 0 ; +; Unconstrained Clocks ; 0 ; 0 ; +; Unconstrained Input Ports ; 21 ; 21 ; +; Unconstrained Input Port Paths ; 16688 ; 16688 ; +; Unconstrained Output Ports ; 11 ; 11 ; +; Unconstrained Output Port Paths ; 19 ; 19 ; ++---------------------------------+-------+-------+ +------------------------------------+ @@ -2046,7 +2073,7 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi Info: ******************************************************************* Info: Running Quartus II 64-Bit TimeQuest Timing Analyzer Info: Version 13.1.0 Build 162 10/23/2013 SJ Full Version - Info: Processing started: Tue Mar 12 17:46:53 2024 + Info: Processing started: Thu Mar 14 11:15:39 2024 Info: Command: quartus_sta MainController -c MainController Info: qsta_default_script.tcl version: #1 Info (11104): Parallel Compilation has detected 8 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 4 of the 4 physical processors detected instead. @@ -2065,60 +2092,60 @@ Info (332143): No user constrained clock uncertainty found in the design. Callin Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties. Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON Info: Analyzing Slow 1200mV 85C Model -Info (332146): Worst-case setup slack is 33.637 +Info (332146): Worst-case setup slack is 20.350 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== - Info (332119): 33.637 0.000 FPGA_CLK + Info (332119): 20.350 0.000 FPGA_CLK Info (332146): Worst-case hold slack is 0.454 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.454 0.000 FPGA_CLK Info (332140): No Recovery paths to report Info (332140): No Removal paths to report -Info (332146): Worst-case minimum pulse width slack is 19.618 +Info (332146): Worst-case minimum pulse width slack is 19.752 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== - Info (332119): 19.618 0.000 FPGA_CLK + Info (332119): 19.752 0.000 FPGA_CLK Info: Analyzing Slow 1200mV 0C Model Info (334003): Started post-fitting delay annotation Info (334004): Delay annotation completed successfully Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties. -Info (332146): Worst-case setup slack is 34.094 +Info (332146): Worst-case setup slack is 21.115 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== - Info (332119): 34.094 0.000 FPGA_CLK + Info (332119): 21.115 0.000 FPGA_CLK Info (332146): Worst-case hold slack is 0.402 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.402 0.000 FPGA_CLK Info (332140): No Recovery paths to report Info (332140): No Removal paths to report -Info (332146): Worst-case minimum pulse width slack is 19.600 +Info (332146): Worst-case minimum pulse width slack is 19.746 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== - Info (332119): 19.600 0.000 FPGA_CLK + Info (332119): 19.746 0.000 FPGA_CLK Info: Analyzing Fast 1200mV 0C Model Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties. -Info (332146): Worst-case setup slack is 37.258 +Info (332146): Worst-case setup slack is 30.708 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== - Info (332119): 37.258 0.000 FPGA_CLK + Info (332119): 30.708 0.000 FPGA_CLK Info (332146): Worst-case hold slack is 0.186 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.186 0.000 FPGA_CLK Info (332140): No Recovery paths to report Info (332140): No Removal paths to report -Info (332146): Worst-case minimum pulse width slack is 19.206 +Info (332146): Worst-case minimum pulse width slack is 19.267 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== - Info (332119): 19.206 0.000 FPGA_CLK + Info (332119): 19.267 0.000 FPGA_CLK Info (332102): Design is not fully constrained for setup requirements Info (332102): Design is not fully constrained for hold requirements Info: Quartus II 64-Bit TimeQuest Timing Analyzer was successful. 0 errors, 1 warning - Info: Peak virtual memory: 4700 megabytes - Info: Processing ended: Tue Mar 12 17:46:55 2024 - Info: Elapsed time: 00:00:02 - Info: Total CPU time (on all processors): 00:00:02 + Info: Peak virtual memory: 4845 megabytes + Info: Processing ended: Thu Mar 14 11:15:44 2024 + Info: Elapsed time: 00:00:05 + Info: Total CPU time (on all processors): 00:00:08 diff --git a/MainController/output_files/MainController.sta.summary b/MainController/output_files/MainController.sta.summary index 2226ab8..baf80d2 100644 --- a/MainController/output_files/MainController.sta.summary +++ b/MainController/output_files/MainController.sta.summary @@ -3,7 +3,7 @@ TimeQuest Timing Analyzer Summary ------------------------------------------------------------ Type : Slow 1200mV 85C Model Setup 'FPGA_CLK' -Slack : 33.637 +Slack : 20.350 TNS : 0.000 Type : Slow 1200mV 85C Model Hold 'FPGA_CLK' @@ -11,11 +11,11 @@ Slack : 0.454 TNS : 0.000 Type : Slow 1200mV 85C Model Minimum Pulse Width 'FPGA_CLK' -Slack : 19.618 +Slack : 19.752 TNS : 0.000 Type : Slow 1200mV 0C Model Setup 'FPGA_CLK' -Slack : 34.094 +Slack : 21.115 TNS : 0.000 Type : Slow 1200mV 0C Model Hold 'FPGA_CLK' @@ -23,11 +23,11 @@ Slack : 0.402 TNS : 0.000 Type : Slow 1200mV 0C Model Minimum Pulse Width 'FPGA_CLK' -Slack : 19.600 +Slack : 19.746 TNS : 0.000 Type : Fast 1200mV 0C Model Setup 'FPGA_CLK' -Slack : 37.258 +Slack : 30.708 TNS : 0.000 Type : Fast 1200mV 0C Model Hold 'FPGA_CLK' @@ -35,7 +35,7 @@ Slack : 0.186 TNS : 0.000 Type : Fast 1200mV 0C Model Minimum Pulse Width 'FPGA_CLK' -Slack : 19.206 +Slack : 19.267 TNS : 0.000 ------------------------------------------------------------