altera/MainController/output_files/MainController.sta.summary

------------------------------------------------------------
TimeQuest Timing Analyzer Summary
------------------------------------------------------------

Type  : Slow 1200mV 85C Model Setup 'FPGA_CLK'
Slack : 33.637
TNS   : 0.000

Type  : Slow 1200mV 85C Model Hold 'FPGA_CLK'
Slack : 0.454
TNS   : 0.000

Type  : Slow 1200mV 85C Model Minimum Pulse Width 'FPGA_CLK'
Slack : 19.618
TNS   : 0.000

Type  : Slow 1200mV 0C Model Setup 'FPGA_CLK'
Slack : 34.094
TNS   : 0.000

Type  : Slow 1200mV 0C Model Hold 'FPGA_CLK'
Slack : 0.402
TNS   : 0.000

Type  : Slow 1200mV 0C Model Minimum Pulse Width 'FPGA_CLK'
Slack : 19.600
TNS   : 0.000

Type  : Fast 1200mV 0C Model Setup 'FPGA_CLK'
Slack : 37.258
TNS   : 0.000

Type  : Fast 1200mV 0C Model Hold 'FPGA_CLK'
Slack : 0.186
TNS   : 0.000

Type  : Fast 1200mV 0C Model Minimum Pulse Width 'FPGA_CLK'
Slack : 19.206
TNS   : 0.000

------------------------------------------------------------
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект. 2024-03-12 16:30:45 +03:00			`------------------------------------------------------------`
			`TimeQuest Timing Analyzer Summary`
			`------------------------------------------------------------`

			`Type : Slow 1200mV 85C Model Setup 'FPGA_CLK'`
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе. 2024-03-12 17:54:31 +03:00			`Slack : 33.637`
			`TNS : 0.000`
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект. 2024-03-12 16:30:45 +03:00
			`Type : Slow 1200mV 85C Model Hold 'FPGA_CLK'`
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе. 2024-03-12 17:54:31 +03:00			`Slack : 0.454`
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект. 2024-03-12 16:30:45 +03:00			`TNS : 0.000`

			`Type : Slow 1200mV 85C Model Minimum Pulse Width 'FPGA_CLK'`
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе. 2024-03-12 17:54:31 +03:00			`Slack : 19.618`
			`TNS : 0.000`
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект. 2024-03-12 16:30:45 +03:00
			`Type : Slow 1200mV 0C Model Setup 'FPGA_CLK'`
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе. 2024-03-12 17:54:31 +03:00			`Slack : 34.094`
			`TNS : 0.000`
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект. 2024-03-12 16:30:45 +03:00
			`Type : Slow 1200mV 0C Model Hold 'FPGA_CLK'`
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе. 2024-03-12 17:54:31 +03:00			`Slack : 0.402`
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект. 2024-03-12 16:30:45 +03:00			`TNS : 0.000`

			`Type : Slow 1200mV 0C Model Minimum Pulse Width 'FPGA_CLK'`
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе. 2024-03-12 17:54:31 +03:00			`Slack : 19.600`
			`TNS : 0.000`
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект. 2024-03-12 16:30:45 +03:00
			`Type : Fast 1200mV 0C Model Setup 'FPGA_CLK'`
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе. 2024-03-12 17:54:31 +03:00			`Slack : 37.258`
			`TNS : 0.000`
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект. 2024-03-12 16:30:45 +03:00
			`Type : Fast 1200mV 0C Model Hold 'FPGA_CLK'`
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе. 2024-03-12 17:54:31 +03:00			`Slack : 0.186`
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект. 2024-03-12 16:30:45 +03:00			`TNS : 0.000`

			`Type : Fast 1200mV 0C Model Minimum Pulse Width 'FPGA_CLK'`
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе. 2024-03-12 17:54:31 +03:00			`Slack : 19.206`
			`TNS : 0.000`
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект. 2024-03-12 16:30:45 +03:00
			`------------------------------------------------------------`