Stanislav/altera
1
0
Fork 0
Code Issues Pull Requests Packages Projects Releases Wiki Activity
5de2386bb5
altera/MainController/output_files/MainController.sta.summary

42 lines
941 B
Plaintext
Raw Normal View History

Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
2024-03-12 16:30:45 +03:00
------------------------------------------------------------
TimeQuest Timing Analyzer Summary
------------------------------------------------------------
Type : Slow 1200mV 85C Model Setup 'FPGA_CLK'
В описании предыдущего коммита ошибка: память определялась как синхронная. Увеличили размерность памяти 8х32. Со стороны контроллера ввели ножки nBL. Это выбор байта (от 0 до 3) в ячейки памяти. Добавили описание блока памяти. После синтеза, который стал занимать намного больше времени, блок памяти перестал определятся как синхронная память. Данные по загрузке ПЛИС: Total logic elements 10,706 / 24,624 ( 43 % ) Total combinational functions 6,603 / 24,624 ( 27 % ) Dedicated logic registers 8,249 / 24,624 ( 33 % ) Total registers 8249 Total pins 25 / 149 ( 17 % ) Total PLLs 1 / 4 ( 25 % )
2024-03-14 11:27:47 +03:00
Slack : 20.350
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе.
2024-03-12 17:54:31 +03:00
TNS : 0.000
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
2024-03-12 16:30:45 +03:00
Type : Slow 1200mV 85C Model Hold 'FPGA_CLK'
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе.
2024-03-12 17:54:31 +03:00
Slack : 0.454
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
2024-03-12 16:30:45 +03:00
TNS : 0.000
Type : Slow 1200mV 85C Model Minimum Pulse Width 'FPGA_CLK'
В описании предыдущего коммита ошибка: память определялась как синхронная. Увеличили размерность памяти 8х32. Со стороны контроллера ввели ножки nBL. Это выбор байта (от 0 до 3) в ячейки памяти. Добавили описание блока памяти. После синтеза, который стал занимать намного больше времени, блок памяти перестал определятся как синхронная память. Данные по загрузке ПЛИС: Total logic elements 10,706 / 24,624 ( 43 % ) Total combinational functions 6,603 / 24,624 ( 27 % ) Dedicated logic registers 8,249 / 24,624 ( 33 % ) Total registers 8249 Total pins 25 / 149 ( 17 % ) Total PLLs 1 / 4 ( 25 % )
2024-03-14 11:27:47 +03:00
Slack : 19.752
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе.
2024-03-12 17:54:31 +03:00
TNS : 0.000
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
2024-03-12 16:30:45 +03:00
Type : Slow 1200mV 0C Model Setup 'FPGA_CLK'
В описании предыдущего коммита ошибка: память определялась как синхронная. Увеличили размерность памяти 8х32. Со стороны контроллера ввели ножки nBL. Это выбор байта (от 0 до 3) в ячейки памяти. Добавили описание блока памяти. После синтеза, который стал занимать намного больше времени, блок памяти перестал определятся как синхронная память. Данные по загрузке ПЛИС: Total logic elements 10,706 / 24,624 ( 43 % ) Total combinational functions 6,603 / 24,624 ( 27 % ) Dedicated logic registers 8,249 / 24,624 ( 33 % ) Total registers 8249 Total pins 25 / 149 ( 17 % ) Total PLLs 1 / 4 ( 25 % )
2024-03-14 11:27:47 +03:00
Slack : 21.115
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе.
2024-03-12 17:54:31 +03:00
TNS : 0.000
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
2024-03-12 16:30:45 +03:00
Type : Slow 1200mV 0C Model Hold 'FPGA_CLK'
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе.
2024-03-12 17:54:31 +03:00
Slack : 0.402
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
2024-03-12 16:30:45 +03:00
TNS : 0.000
Type : Slow 1200mV 0C Model Minimum Pulse Width 'FPGA_CLK'
В описании предыдущего коммита ошибка: память определялась как синхронная. Увеличили размерность памяти 8х32. Со стороны контроллера ввели ножки nBL. Это выбор байта (от 0 до 3) в ячейки памяти. Добавили описание блока памяти. После синтеза, который стал занимать намного больше времени, блок памяти перестал определятся как синхронная память. Данные по загрузке ПЛИС: Total logic elements 10,706 / 24,624 ( 43 % ) Total combinational functions 6,603 / 24,624 ( 27 % ) Dedicated logic registers 8,249 / 24,624 ( 33 % ) Total registers 8249 Total pins 25 / 149 ( 17 % ) Total PLLs 1 / 4 ( 25 % )
2024-03-14 11:27:47 +03:00
Slack : 19.746
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе.
2024-03-12 17:54:31 +03:00
TNS : 0.000
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
2024-03-12 16:30:45 +03:00
Type : Fast 1200mV 0C Model Setup 'FPGA_CLK'
В описании предыдущего коммита ошибка: память определялась как синхронная. Увеличили размерность памяти 8х32. Со стороны контроллера ввели ножки nBL. Это выбор байта (от 0 до 3) в ячейки памяти. Добавили описание блока памяти. После синтеза, который стал занимать намного больше времени, блок памяти перестал определятся как синхронная память. Данные по загрузке ПЛИС: Total logic elements 10,706 / 24,624 ( 43 % ) Total combinational functions 6,603 / 24,624 ( 27 % ) Dedicated logic registers 8,249 / 24,624 ( 33 % ) Total registers 8249 Total pins 25 / 149 ( 17 % ) Total PLLs 1 / 4 ( 25 % )
2024-03-14 11:27:47 +03:00
Slack : 30.708
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе.
2024-03-12 17:54:31 +03:00
TNS : 0.000
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
2024-03-12 16:30:45 +03:00
Type : Fast 1200mV 0C Model Hold 'FPGA_CLK'
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе.
2024-03-12 17:54:31 +03:00
Slack : 0.186
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
2024-03-12 16:30:45 +03:00
TNS : 0.000
Type : Fast 1200mV 0C Model Minimum Pulse Width 'FPGA_CLK'
В описании предыдущего коммита ошибка: память определялась как синхронная. Увеличили размерность памяти 8х32. Со стороны контроллера ввели ножки nBL. Это выбор байта (от 0 до 3) в ячейки памяти. Добавили описание блока памяти. После синтеза, который стал занимать намного больше времени, блок памяти перестал определятся как синхронная память. Данные по загрузке ПЛИС: Total logic elements 10,706 / 24,624 ( 43 % ) Total combinational functions 6,603 / 24,624 ( 27 % ) Dedicated logic registers 8,249 / 24,624 ( 33 % ) Total registers 8249 Total pins 25 / 149 ( 17 % ) Total PLLs 1 / 4 ( 25 % )
2024-03-14 11:27:47 +03:00
Slack : 19.267
Изменили блок памяти RAM в соответствие с диаграммой на странице 571 технического описания GD32F403_User_Manual. После синтеза quartus распознал блок как асинхронную память. Вывели на светодиоды синхросигналы из блока PLL для проверки на осциллографе.
2024-03-12 17:54:31 +03:00
TNS : 0.000
Для согласования работы с процессором было принято решение перейти на питание ПЛИС 3.3В. Внесли изменения в проект.
2024-03-12 16:30:45 +03:00
------------------------------------------------------------
Reference in New Issue Copy Permalink