This website requires JavaScript.
Explore
Help
Sign In
Andrey
/
templates
Watch
2
Star
0
Fork
0
Code
Issues
Pull Requests
Actions
Packages
Projects
Releases
Wiki
Activity
Files
1fc88684d5c5fa87632b9d06ecbb2ca468330ada
templates
/
hdl
/
logic-analyzer
/
rtl
T
History
Andrey
e144c3e86a
Добавить общие блоки Zynq, Ethernet DSView и декодер ШИМ
2026-11-09 00:15:26 +03:00
..
axi_logic_analyzer_bd.v
Добавить общие блоки Zynq, Ethernet DSView и декодер ШИМ
2026-11-09 00:15:26 +03:00
axi_logic_analyzer.sv
Добавить общие блоки Zynq, Ethernet DSView и декодер ШИМ
2026-11-09 00:15:26 +03:00
la_advanced_trigger.v
Добавить общие блоки Zynq, Ethernet DSView и декодер ШИМ
2026-11-09 00:15:26 +03:00
la_capture_buffer.v
docs: добавь поясняющие комментарии к модулям и инструментам
2026-10-02 16:46:19 +03:00
la_run_encoder.v
Добавить общие блоки Zynq, Ethernet DSView и декодер ШИМ
2026-11-09 00:15:26 +03:00
la_trigger_buffer.v
Добавить общие блоки Zynq, Ethernet DSView и декодер ШИМ
2026-11-09 00:15:26 +03:00
zynq_la_stream.v
Добавить общие блоки Zynq, Ethernet DSView и декодер ШИМ
2026-11-09 00:15:26 +03:00