docs: добавь поясняющие комментарии к модулям и инструментам

python/logic_analyzer/decoders/__init__.py

@@ -1 +1,5 @@
+# Входная точка пакета logic_analyzer.decoders. Определяет доступные при импорте имена;
+# подробные контракты находятся в специализированных модулях пакета. Изменение реэкспортов
+# влияет на существующие import у потребителей.
+
 """Reusable device libraries from setcorp/templates."""

python/logic_analyzer/decoders/gate_timing.py

@@ -1,3 +1,7 @@
+# Проверка временных характеристик драйвера затвора по цифровым фронтам. Параметры профилей
+# задаются в наносекундах; типичная задержка ACK используется для предупреждения, а
+# нормированная длительность импульса — для PASS/FAIL.
+
 """Pure timing checker used by the DSView decoder and unit tests.
 
 All time values in profiles are nanoseconds.  The ACK delay in the vendor

python/logic_analyzer/decoders/pm35_uart.py

@@ -1,3 +1,7 @@
+# Декодирование UART-обмена ПМ35 с командами Modbus 03/06. Учитывается исторический ответ на
+# 128 слов с нулевым полем числа байтов; универсальный Modbus-parser без этого правила
+# потеряет границу сообщения.
+
 """PM35 MODBUS 03/06, including the legacy 128-word/zero-byte-count reply."""
 from .set_uart import crc16, number
 

python/logic_analyzer/decoders/set_can.py

@@ -1,3 +1,7 @@
+# Офлайн-интерпретация CAN-захвата для ProtoCAN, BALZAM и SET v2. Выбранный формат определяет
+# разбор адреса и данных; сегментированные SET-пакеты требуют сборки до интерпретации полезной
+# нагрузки.
+
 """ProtoCAN, Balsam and SET v2 classic CAN binding."""
 from .set_uart import number, parse_frame
 

python/logic_analyzer/decoders/set_uart.py

@@ -1,3 +1,7 @@
+# Декодирование потоков UART протоколов SET по накопленным байтам. Поиск сигнатуры и проверка
+# сообщения должны переживать границу входного фрагмента; неверная контрольная сумма не
+# выдаётся как успешный пакет.
+
 """Portable wire readers based on templates/c/set-protocol (no native DLL)."""
 import binascii
 

python/logic_analyzer/decoders/transistor_pair.py

@@ -1,3 +1,7 @@
+# Анализ двух комплементарных входов транзисторной пары. Совместное включение, паузы и
+# интервалы определяются только по этим входам; ACK/Vstat драйвера не участвуют в данной
+# модели.
+
 """Independent complementary transistor input timing; no ACK/Vstat dependency."""
 import math
 from .gate_timing import InputTimingChecker, format_ns